Download or read book Optimisation de structures et de technologies pour la realisation de drain source de transistors MOS submicroniques written by Jean-Luc Ogier and published by . This book was released on 1993 with total page 144 pages. Available in PDF, EPUB and Kindle. Book excerpt: AFIN DE REDUIRE LES EFFETS DE CANAUX COURTS ET DE PORTEURS CHAUDS, NOUS AVONS ETUDIE DIFFERENTES SOLUTIONS TECHNOLOGIQUES CONCERNANT LES DRAIN/SOURCE DE TRANSISTORS METAL OXYDE SILICIUM (MOS) SUBMICRONIQUES. CETTE ETUDE A ETE REALISEE DANS LE CADRE DE FILIERES CMOS (MOS COMPLEMENTAIRES) SUBMICRONIQUES (0.7-0.5-0.35 MICRON). CONCERNANT LE TRANSISTOR NMOS, NOTRE ETUDE VISE A REDUIRE LES PHENOMENES DE DEGRADATIONS PAR PORTEURS CHAUDS QUI AFFECTENT LA FIABILITE DU DISPOSITIF. NOUS NOUS INTERESSONS UNIQUEMENT A LA PARTIE FAIBLEMENT DOPEE DU DRAIN (LDD). NOUS PRESENTONS DANS UN PREMIER TEMPS LES RESULTATS CONCERNANT LA COMPARAISON LDD ARSENIC/PHOSPHORE POUR UNE TECHNOLOGIE 0.5 MICRON. NOUS ABORDONS ENSUITE L'ETUDE D'UNE STRUCTURE LDD IMPLANTEE AVEC UN FORT ANGLE DE TILT DANS LE CADRE D'UN PROCEDE 0.35 MICRON. POUR LE TRANSISTOR PMOS, NOUS PRESENTONS DIFFERENTS ESSAIS VISANT A REDUIRE LA PROFONDEUR DES JONCTIONS DE DRAIN/SOURCE ET NOUS TRAITONS L'ASPECT DEGRADATION PAR PORTEURS CHAUDS AVEC L'ETUDE DE LA STRUCTURE LDD PMOS. CETTE ETUDE S'EST CONCRETISEE PAR L'ADOPTION DE CHOIX TECHNOLOGIQUES SUR LES FILIERES DU CNET ET DE SES PARTENAIRES (MATRA-MHS, CENTRE COMMUN CNET-ST)

Download or read book ETUDE DE NOUVEAUX CONCEPTS D ARCHITECTURES DRAIN SOURCES POUR LES TECHNOLOGIES CMOS SUB 0 18 MICRONS written by ROMAIN.. GWOZIECKI and published by . This book was released on 1999 with total page 220 pages. Available in PDF, EPUB and Kindle. Book excerpt: LE SUJET DE CETTE THESE CONCERNE LES ARCHITECTURES DE JONCTIONS DES TRANSISTORS CMOS FORTEMENT SUBMICRONIQUES (LONGUEUR DE GRILLE INFERIEURE A 0.18 MICRONS). LES OBJECTIFS DE CE TRAVAIL SONT D'AUGMENTER LE COURANT DE SATURATION ION DU TRANSISTOR MOS, TOUT EN LIMITANT LE COURANT DE FUITE IOFF. L'APPROCHE SUIVIE A DONC CONSISTE A DIMINUER LA RESISTANCE SERIE RS ET A CONTROLER LA CHUTE DE VTH EN FONCTION DE LA LONGUEUR DE GRILLE L. LE CHAPITRE 1 INTRODUIT LES NOTIONS DE BASE RELATIVES AUX TRANSISTOR MOS, ET DISCUTE DE L'IMPACT DES PRINCIPAUX PARAMETRES ELECTRIQUES (TENSION DE SEUIL VTH, PENTE SOUS LE SEUIL S ET RESISTANCE SERIE RS) SUR ION ET SUR IOFF. LE CHAPITRE 2 PRESENTE LE MODELE DE VTH CHOISI POUR ETUDIER LES DIFFERENTES ARCHITECTURES DE TRANSISTOR, AINSI QU'UNE EXPLICATION PHYSIQUE DU COMPORTEMENT DE LA PENTE SOUS LE SEUIL AVEC LA LONGUEUR DE TRANSISTOR. LA DERNIERE PARTIE DE CE CHAPITRE EST CONSACREE A LA COMPREHENSION DE CE QU'EST LA LONGUEUR EFFECTIVE DU TRANSISTOR, AINSI QU'A LA MODELISATION DE LA RESISTANCE SERIE. LE CHAPITRE 3 EST DEDIE A L'ETUDE THEORIQUE DE L'IMPACT DES ARCHITECTURES DE JONCTION SUR LA LONGUEUR EFFECTIVE ET SUR LA RESISTANCE SERIE, ET PRESENTE LES RESULTATS EXPERIMENTAUX OBTENUS POUR DIVERSES ARCHITECTURES DE JONCTION (JONCTIONS FINES, ESPACEURS MINCE, DRAIN-SOURCES SUR-ELEVES). LE CHAPITRE 4 ETEND LE MODELE DE VTH AU CAS DES PROFILS RETROGRADES, ET PRESENTE LES LIMITATIONS DE CE TYPE DE PROFILS, AINSI QUE QUELQUES RESULTATS EXPERIMENTAUX CONCERNANT LES CANAUX RETROGRADES REALISES AVEC DE L'INDIUM. LE PROFIL VERTICAL DU CANAL ETANT INSUFFISANT POUR CONTROLER VTH, LE CHAPITRE 5 EST DEDIE A L'ETUDE DES AVANTAGES ET DES LIMITATIONS DU DOPAGE AUTO-ALIGNE DU CANAL (ARCHITECTURES POCHES), ET PROPOSE NOTAMMENT UNE AMELIORATION DE CE CONCEPT AFIN DE PERMETTRE UN CONTROLE PARFAIT DE VTH. LA CONCLUSION DE CE TRAVAIL REPREND LES BILANS DE CHAQUE CHAPITRE, EN OUVRANT QUELQUES PERSPECTIVES POUR L'OPTIMISATION DES TRANSISTORS.

Download or read book ETUDE DE LA METALLISATION AUTO ALIGNEE DES CONTACTS SOURCE DRAIN written by MARIE-LAURENCE.. ROSTOLL and published by . This book was released on 1996 with total page 165 pages. Available in PDF, EPUB and Kindle. Book excerpt: AVEC LA MINIATURISATION DES TRANSISTORS MOS, ET EN PARTICULIER, LA REDUCTION DE LA PROFONDEUR DE JONCTION DANS LES TRANSISTORS SUBMICRONIQUES, L'INTEGRITE DE CES JONCTIONS DEVIENT DE PLUS EN PLUS FRAGILE. EN OUTRE, CERTAINES ETAPES TECHNOLOGIQUES SONT DE PLUS EN PLUS DELICATES A REALISER, UNE DE CES ETAPES ETANT LA SILICIURATION. LA SILICIURATION EST LA PREMIERE ETAPE DE METALLISATION DES CONTACTS SOURCE/DRAIN ET GRILLE. ELLE EST HABITUELLEMENT REALISEE PAR REACTION DIRECTE D'UN FILM DE METAL (GENERALEMENT LE TITANE) AVEC LE SILICIUM A NU, QU'IL SOIT MONO- OU POLYCRISTALLIN. C'EST LA TECHNIQUE DITE AUTO-ALIGNEE (SALICIDE POUR SELF ALIGNED SILICIDE). ELLE PRESENTE DE SERIEUSES LIMITATIONS POUR DES TECHNOLOGIES CMOS INFERIEURES A 0,35 M, NOTAMMENT DUES A LA MAUVAISE TENUE DU FILM DE SILICIURE TISI#2 A HAUTES TEMPERATURES SUR LES LIGNES DE POLYSILICIUM ETROITES. NOUS AVONS EN PREMIER LIEU ANALYSE LES COMPROMIS TECHNOLOGIQUES IMPOSES SUR LES TRANSISTORS MOS FORTEMENT SUBMICRONIQUES (

Download or read book Contribution l optimisation d architectures de transistors MOS fortement submicroniques written by Jean-Charles Honoré and published by . This book was released on 1994 with total page 185 pages. Available in PDF, EPUB and Kindle. Book excerpt: CE MEMOIRE EST CONSACRE A L'OPTIMISATION DE TRANSISTORS FORTEMENT SUBMICRONIQUES. APRES AVOIR EXPOSE LES EFFETS PHYSIQUES LIMITANT LA REDUCTION DES DIMENSIONS, L'ANALYSE DES DIFFERENTES ARCHITECTURES DE TRANSISTORS EN CONCURRENCE NOUS A PERMIS DE DEGAGER CELLES OFFRANT LE MEILLEUR COMPROMIS ENTRE LA SIMPLICITE DE REALISATION ET LES PERFORMANCES LES PLUS ELEVEES. LA CARACTERISATION DETAILLEE DES DIFFERENTES VARIANTES TECHNOLOGIQUES (CANAL, DRAIN, OXYDE DE GRILLE) DES TRANSISTORS CMOS 0,25 M REALISES DANS LE CADRE DE CETTE ETUDE A PERMIS DE DEFINIR DES POINTS DE FONCTIONNEMENT POUR UNE FUTURE FILIERE CMOS 0,25 M. UNE METHODE D'OPTIMISATION DU CANAL, BASEE SUR DES SIMULATIONS NUMERIQUES A COURANT DE BLOCAGE CONSTANT FUT PROPOSEE ET APPLIQUEE DANS UN PREMIER TEMPS A DES NMOS 0,2 M AVEC ET SANS LDD ET DIFFERENTS PARAMETRES GEOMETRIQUES (PROFONDEUR DE JONCTION, EPAISSEUR D'OXYDE DE GRILLE). A L'AIDE DE CETTE METHODE, NOUS AVONS EGALEMENT ETUDIE L'IMPACT DES DIFFERENTS PROFILS DE DOPAGE DU CANAL SUR LES CARACTERISTIQUES ELECTRIQUES DES TRANSISTORS (PENTE EN FAIBLE INVERSION, NIVEAUX DE COURANT, CAPACITE DE JONCTION, ESTIMATEUR DE VITESSE DES CIRCUITS, ETC). PUIS DANS UN SECOND TEMPS L'OPTIMISATION A ETE APPLIQUEE A DEUX TYPES DE PROFIL DE DOPAGE DU CANAL D'UN NMOS 0,12 M AVEC EXTENSION DE DRAIN, L'UN IMPLANTE CONVENTIONNELLEMENT ET L'AUTRE EN CRENEAU (PSD). LA COMPARAISON DES DEUX OPTIMA OBTENUS A MONTRE LES AVANTAGES POTENTIELS DES PROFILS EN CRENEAU DANS LE DOMAINE FORTEMENT SUBMICRONIQUE. DE PLUS UNE OPTIMISATION DU DRAIN A PERMIS LA MISE EN EVIDENCE D'UNE TAILLE OPTIMALE D'ESPACEUR POUR UN NMOS 0,12 M AVEC EXTENSION DE DRAIN. ENFIN NOUS AVONS TERMINE PAR UNE ETUDE DE SENSIBILITE DE L'ANGLE D'IMPLANTATION DU DRAIN D'UN NMOS 0,2 M AVEC LATID, QUI NOUS A MONTRE LES AVANTAGES ET LIMITES DE CETTE ARCHITECTURE ET MIS EN EVIDENCE L'EXISTENCE D'UN ANGLE D'IMPLANTATION OPTIMAL DE L'ORDRE DE 45

Download or read book Contribution la r alisation technologique et la caract risation de transistors MISFET organiques written by Olivier Tharaud and published by . This book was released on 2013 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'objectif de ce travail est la realisation et l'etude de transistors misfet organiques avec un polymere conducteur comme couche active. Dans la premiere partie, nous rappelons quelques generalites sur les polymeres conducteurs ainsi que l'etat de l'art sur les transistors organiques. Celui-ci et les differentes applications visees permettent de fixer les deux axes de ce travail decrits dans une deuxieme et troisieme parties. Dans la deuxieme partie, nous presentons le materiau utilise (sexithiophene), les techniques experimentales de realisation et de caracterisation electriques des transistors. Nous etudions alors l'influence de plusieurs parametres des transistors : structure, couche active, isolation des composants, nature et dimensions des contacts source et drain et epaisseur de l'isolant. Nous en deduisons des parametres standard pour la suite de notre etude : depot sur substrat chauffe a 140c, isolation des composants par lift-off, structure empilee inversee, dans la troisieme partie, nous realisons des transistors specifiques obtenus a partir de trois isolants originaux : deux couches monomoleculaires et un film ferroelectrique. Nous decrivons la nature de ces films, la technologie pour les deposer et leurs caracteristiques electriques. Le premier transistor est realise a partir d'une des monocouches (l'ots) qui, greffee sur l'oxyde de grille, permet de modifier les proprietes de l'interface isolant/semi-conducteur. Un etude comparative des performances d'un transistor avec et sans monocouche, montre une amelioration des performances avec la monocouche (tension et pente sous le seuil). La deuxieme monocouche, utilisee directement comme isolant de grille de tres faible epaisseur, permet la realisation de transistors submicroniques (longueur de grille allant de 1m a 50nm).

Download or read book Method of Making Self aligned Lightly doped drain Structure for MOS Transistors written by and published by . This book was released on 2001 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: A process for fabricating lightly-doped-drains (LDD) for short-channel metal oxide semiconductor (MOS) transistors. The process utilizes a pulsed laser process to incorporate the dopants, thus eliminating the prior oxide deposition and etching steps. During the process, the silicon in the source/drain region is melted by the laser energy. Impurities from the gas phase diffuse into the molten silicon to appropriately dope the source/drain regions. By controlling the energy of the laser, a lightly-doped-drain can be formed in one processing step. This is accomplished by first using a single high energy laser pulse to melt the silicon to a significant depth and thus the amount of dopants incorporated into the silicon is small. Furthermore, the dopants incorporated during this step diffuse to the edge of the MOS transistor gate structure. Next, many low energy laser pulses are used to heavily dope the source/drain silicon only in a very shallow region. Because of two-dimensional heat transfer at the MOS transistor gate edge, the low energy pulses are inset from the region initially doped by the high energy pulse. By computer control of the laser energy, the single high energy laser pulse and the subsequent low energy laser pulses are carried out in a single operational step to produce a self-aligned lightly-doped-drain-structure.

Download or read book Caract risation de structures MOS submicroniques et analyse de d fauts induits par irradiation gamma written by Hazri Bakhtiar and published by . This book was released on 1999 with total page 193 pages. Available in PDF, EPUB and Kindle. Book excerpt: Les innovations technologiques récentes ont permis le développement de transistor MOS de faibles dimensions, ayant des longueurs de canal et des largeurs de grille inférieures au micromètre. Cela permet de réaliser des circuits à forte densité d'intégration pour des applications à l'électronique. Cependant, la réduction des dimensions fait apparaître toute une gamme d'effets parasites et modifie ainsi les mécanismes de conduction avec l'apparition de nouveaux phénomènes ou des phénomènes qui n'étaient pas dominants dans des structures plus larges. Ceci entraîne un changement du fonctionnement du transistor ainsi que de leurs paramètres électriques. La réduction des dimensions, et en particulier de la longueur de grille des transistors MOS donne naissance à un problème de fiabilité qui était inconnu lors de l'utilisation de transistors à canal long. Les phénomènes de dégradation provenant des forts champs électriques deviennent importants avec la réduction des dimensions engendrant des défauts notamment aux interfaces oxyde-semiconducteur (SiO2-Si) ainsi que dans l'oxyde de grille, ce qui provoquent un vieillissement plus rapide de ces composants. Nous présentons dans ce contexte, une étude réalisée sur des transistors nLDD-MOSFETs submicroniques issus de technologie 0,6[masse volumique]m de MATRA-MHS-TEMIC, s'appuyant sur quatre objectifs principaux : détermination des paramètres de conduction, analyse des caractéristiques I-V sur la jonction drain-substrat, étude du comportement du transistor bipolaire dans les transistors MOS (source = collecteur, substrat = base, drain = émetteur) et étude du comportement des transistors MOS suite à une irradiation ionisante Co-60, afin d'évaluer leur dégradation

Download or read book CARACTERISATION ET MODELISATION DU FONCTIONNEMENT DES TRANSISTORS MOS ULTRA SUBMICRONIQUES FABRIQUES SUR FILMS SIMOX TRES MINCES written by OLIVIER.. FAYNOT and published by . This book was released on 1995 with total page 160 pages. Available in PDF, EPUB and Kindle. Book excerpt: CE MEMOIRE EST CONSACRE A LA CARACTERISATION ET A LA MODELISATION DES TRANSISTORS MOS FABRIQUES SUR DES FILMS SIMOX TRES MINCES. DANS LE PREMIER CHAPITRE, OUTRE L'ORIENTATION DE LA MICROELECTRONIQUE, NOUS DETAILLONS L'INTERET POTENTIEL QUE PEUT SUSCITER LA TECHNOLOGIE SOI POUR LES APPLICATIONS BASSE-TENSION. ENSUITE, NOUS ANALYSONS LES PHENOMENES DE COUPLAGE D'INTERFACES APPARAISSANT DANS DEUX TYPES DE CONDUCTION DE TRANSISTORS TOTALEMENT DESERTES: LA CONDUCTION PAR CANAL D'INVERSION ET LA CONDUCTION PAR CANAL D'ACCUMULATION. PUIS, LES EFFETS DE CANAUX COURTS SONT ETUDIES DANS L'OBJECTIF D'OPTIMISER L'ARCHITECTURE DES TRANSISTORS SOI ULTRA-SUBMICRONIQUES. LES PHENOMENES LIES A L'IONISATION PAR IMPACT SONT ENSUITE PRESENTES POUR LES DEUX TYPES DE CONDUCTION. UN PROCEDE SIMPLE DE FABRICATION EST ALORS DECRIT ET LES RESULTATS EXPERIMENTAUX DES TRANSISTORS ET DES CIRCUITS METTENT EN AVANT LES AVANTAGES DU SOI POUR LES APPLICATIONS BASSE-TENSION. LE DERNIER CHAPITRE EST DEDIE A LA CARACTERISATION DES PHENOMENES DE PORTEURS CHAUDS DES TRANSISTORS SOI COMPLETEMENT DESERTES

Download or read book D veloppement d architectures 3D base de transistors MOS canal nanofil III V written by Nicolas Mallet and published by . This book was released on 2019 with total page 170 pages. Available in PDF, EPUB and Kindle. Book excerpt: Ce sujet de thèse s'inscrit dans la course à la miniaturisation des technologies CMOS, où l'apparition d'effets néfastes (canaux courts) sur le comportement électrique des dispositifs a poussé l'exploration, ces dernières années, d'architectures non planaires de transistors ainsi que d'autres innovations au niveau matériau. Cette thèse propose une architecture 3D à base de nanofils verticaux III-V pour la réalisation de transistors MOS, présentant ainsi des challenges tant architecturaux qu'au niveau du matériau de canal. La thèse débute par la réalisation de nanofils verticaux sur plateforme Si suivant deux approches différentes. Une première voie descendante a permis, en combinant lithographie électronique et gravure plasma, d'obtenir de manière reproductible des nanofils verticaux de GaAs dont les diamètres atteignent 30 nm. Des nanofils verticaux d'InAs ont également été obtenus par voie ascendante. Une structuration de surface a permis de faire croître ces nanofils par MBE de manière localisée, permettant de contrôler leur positionnement pour la réalisation d'un dispositif. Deux études détaillées ont été effectuées afin de traiter les verrous liés aux matériaux III-V. La première a pour sujet la qualité de l'interface oxyde de grille/semiconducteur. Celle-ci possède naturellement une forte densité d'état d'interface menant au verrouillage du niveau de Fermi. Pour diminuer cet effet, la combinaison d'une préparation de surface et du dépôt de l'Al2O3 par ALD a été mise en place. Les caractérisations structurelles et électriques démontrent une interface atomiquement abrupte associée à une densité de défauts du même ordre de grandeur que l'état de l'art (10 12 eV-1.cm-2). La seconde porte sur l'obtention de contacts Source-Drain faiblement résistifs compatibles avec les technologies CMOS. Ceux-ci ont été réalisés par la formation d'un alliage ternaire avec un métal par diffusion thermique. A l'aide de l'étude cristallographique et des caractérisations électriques, l'alliage ternaire à base de nickel a été retenu pour la réalisation de contacts optimaux. Enfin, l'implémentation de ces solutions sur les nanofils verticaux a été réalisée avec succès. Finalement, un procédé de fabrication respectant les approches technologiques industrielles a été mis en place. La réalisation des nanofils verticaux suivie par l'intégration de l'oxyde de grille et des contacts alliés démontré avec succès. Une technique de planarisation du matériau isolant permettant le positionnement vertical du niveau de grille a également été développée. Afin de terminer le procédé, une méthode de gravure de la grille ainsi que la prise des contacts aux 3 bornes du transistor restent à démontrer.

Download or read book CONTRIBUTION A LA MODELISATION GLOBALE ET DISTRIBUEE DU TRANSISTOR MOS SUBMICRONIQUE VALIDATIONS written by SAMIA.. MOUSSAOUI and published by . This book was released on 1991 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: LA REDUCTION DES DIMENSIONS DES DISPOSITIFS ELEMENTAIRES FORMANT DES CIRCUITS INTEGRES A ETE RENDUE POSSIBLE PAR LE PROGRES DE LA TECHNOLOGIE, NOTAMMENT LA LITHOGRAPHIE ET LES TECHNIQUES DE GRAVURE SECHE. L'EVOLUTION DE LA TECHNOLOGIE VERS LES STRUCTURES MICROELECTRONIQUES ET SUBMICRONIQUES A FAIT EMERGER DE NOUVEAUX PROBLEMES LIES A LA FIABILITE DES COMPOSANTS. CERTAINS PARMI EUX QUI POUVAIENT ETRE NEGLIGES DANS L'ANALYSE DU FONCTIONNEMENT DES TRANSISTORS MOS DE GRANDES DIMENSIONS, DEVIENNENT TRES IMPORTANTS POUR LES TRANSISTORS SUBMICRONIQUES. NOTRE ETUDE CONSISTE A ETUDIER LE TRANSISTOR MOS ET LES PHENOMENES LIES A LA REDUCTION DE LA LONGUEUR DU CANAL. NOUS NOUS SOMMES PARTICULIEREMENT INTERESSES A DEUX EFFETS: L'EFFET DE MULTIPLICATION PAR AVALANCHE ET L'EFFET D'AUTOECHAUFFEMENT DU TRANSISTOR. NOUS AVONS PRESENTE UNE NOUVELLE APPROCHE SIMPLE ET RAPIDE QUI TIENT COMPTE DU PREMIER EFFET. NOUS AVONS PRESENTE UN DEUXIEME MODELE QUI TIENT COMPTE DE LA VARIATION DE LA TEMPERATURE DANS LE CANAL, CONSEQUENCE DE L'AUGMENTATION DE LA PUISSANCE DISSIPEE PAR EFFET JOULE DANS LE TRANSISTOR. NOUS AVONS REMARQUE QUE NOS APPROCHES NE PERMETTAIENT QU'UNE VUE GLOBALE DES EFFETS DE DEGRADATION DU TRANSISTOR MOS, AUSSI NOUS LES AVONS INTRODUIT DANS LE MODELE A CHARGES DISTRIBUEES (MCD). CE DERNIER SUBDIVISE LA ZONE ACTIVE DU CANAL EN PLUSIEURS CELLULES, CE QUI PERMET D'AVOIR ACCES A TOUS LES PARAMETRES DU MODELE LE LONG DU CANAL. NOUS AVONS CONTRIBUE A RENDRE CE MODELE SUBMICRONIQUE PAR UNE REEVALUATION DE LA LONGUEUR DU CANAL, ET NOUS Y AVONS INTRODUIT L'EFFET D'AVALANCHE ET L'EFFET THERMIQUE. LE MODELE MCD ETANT LOURD EN TEMPS DE CALCUL, NOUS AVONS INTRODUIT AUSSI NOTRE APPROCHE A UNE MODELE SIMPLIFIE: LE MODELE UNICELLULAIRE, FONDE SUR LES MEMES BASES QUE LE MCD ET CONSIDERANT LE CANAL COMME UNE SEULE CELLULE DONT LA LONGUEUR EFFECTIVE EST CALCULEE DE LA MEME MANIERE QUE DANS MCD. POUR APPREHENDER L'APPORT DE NOS DEUX MODELES, UNE VALIDATION EN DEUX ETAPES, A EU LIEU. LA PREMIERE CONSISTE EN UNE IMPLANTATION DE NOS MODELES DANS LE LOGICIEL UTMOST (SILVACO DATA SYSTEM). LA SECONDE EN UNE COMPARAISON AVEC LES MEMES PARAMETRES DE LA SIMULATION ET DES MESURES EFFECTUEES SUR LA TECHNOLOGIE SUBMICRONIQUE DU CNET GRENOBLE, LA CMOS1T, DONT LA LONGUEUR ELECTRIQUE MINIMALE EST DE 0.8 M. LA CONCORDANCE ENTRE LES RESULTATS THEORIQUES ET EXPERIMENTAUX EST BONNE POUR UNE LARGE GAMME DE LONGUEURS DE CANAL ET DE TENSIONS APPLIQUEES.

Download or read book Etude et r alisation de transistors effet de champ canal InP pour l int gration opto lectronique written by Kamal Naït-Zerrad and published by . This book was released on 1995 with total page 135 pages. Available in PDF, EPUB and Kindle. Book excerpt: CE TRAVAIL EST CONSACRE A L'ETUDE ET A LA REALISATION DE TRANSISTORS A EFFET DE CHAMP A HETEROSTRUCTURE (HFET) A CANAL INP DOPE ET A BARRIERE ALINAS NON DOPE, SUR SUBSTRAT INP SEMI-ISOLANT, POUR L'INTEGRATION OPTOELECTRONIQUE. LE CHAPITRE INTRODUCTIF PRESENTE LES PROPRIETES DES COMPOSES III-V ET EN PARTICULIER L'INTERET DU PHOSPHURE D'INDIUM, AINSI QUE LES DIFFERENTES STRUCTURES DE FET DEVELOPPEES AVEC DE L'INP COMME COUCHE ACTIVE. DANS LE CHAPITRE SUIVANT, NOUS DETERMINONS LES STRUCTURES DE HFETS, A L'AIDE DE SIMULATIONS NUMERIQUES ET SUIVANT LES APPLICATIONS ENVISAGEES. LES DIFFERENTES TECHNOLOGIES UTILISEES DANS CE TRAVAIL -CONVENTIONNELLE, A GRILLE SUSPENDUE ET AUTO-ALIGNEE- SONT ALORS PRESENTEES. LES PERFORMANCES STATIQUES ET DYNAMIQUES OBTENUES SUR CES TRANSISTORS SONT DETAILLEES DANS LE TROISIEME CHAPITRE. NOUS COMPARONS LES DIFFERENTES STRUCTURES ET TECHNOLOGIES EMPLOYEES ET NOUS CONCLUONS A LA SUPERIORITE DE LA TECHNOLOGIE A GRILLE SUSPENDUE. QUANT A L'AUTO-ALIGNEMENT, IL NOUS A PERMIS DE REDUIRE LES RESISTANCES D'ACCES ET D'AMELIORER LES PERFORMANCES STATIQUES DES HFETS A CANAL INP. NOUS MONTRONS EGALEMENT L'EXCELLENTE TENUE EN TENSION DRAIN-SOURCE DES TRANSISTORS. LE QUATRIEME CHAPITRE EST CONSACRE AUX MESURES DE BRUIT A BASSE FREQUENCE SUR CES TRANSISTORS. NOUS MONTRONS L'EFFET DES ETAPES TECHNOLOGIQUES ET DE LA REDUCTIOON DES RESISTANCES D'ACCES SUR LE NIVEAU DE BRUIT DU DISPOSITIF. LES PREMIERS RESULTATS DE LA CARACTERISATION PAR SPECTROSCOPIE DE TRANSITOIRES DES DEFAUTS PROFONDS DANS LES DISPOSITIFS SONT ENSUITE PRESENTES. AFIN DE VALIDER LES PERFORMANCES OBTENUES, NOUS PRESENTONS DANS LE DERNIER CHAPITRE LES SENSIBILITES OBTENUES SUR UN PHOTORECEPTEUR HYBRIDE PIN-HFET INP ET QUELQUES RESULTATS DE CARACTERISATION DE CES TRANSISTORS EN AMPLIFICATION HYPERFREQUENCE

Download or read book CONTRIBUTION A LA MODELISATION ET A L EXTRACTION DES PARAMETRES DE TENSION DE SEUIL DE RESISTANCE SERIE ET DE REDUCTION DE LONGUEUR DANS LES TRANSISTORS MOS SUBMICRONIQUES written by HUGUES.. BRUT and published by . This book was released on 1996 with total page 262 pages. Available in PDF, EPUB and Kindle. Book excerpt: LA CONCEPTION DES CIRCUITS INTEGRES A L'AIDE DE SIMULATEURS DE TYPE SPICE, NECESSITE L'ELABORATION DE MODELES PHYSIQUES, PRECIS ET SIMPLES. POUR CELA, UNE BONNE COMPREHENSION DU COMPORTEMENT DES DISPOSITIFS EST INDISPENSABLE. PAR AILLEURS LA REDUCTION CONSTANTE DES DIMENSIONS DE CES DISPOSITIFS ENTRAINE L'APPARITION DE NOUVEAUX PHENOMENES PHYSIQUES QU'IL EST PRIMORDIAL D'ISOLER ET DE CARACTERISER D'UN POINT DE VUE EXPERIMENTAL, AFIN D'EN FAIRE UNE MODELISATION AUSSI PROCHE QUE POSSIBLE DE LA REALITE. C'EST DANS CE CADRE DE RECHERCHE QUE S'INSCRIT CE MEMOIRE. LES DISPOSITIFS ETUDIES ICI SONT LES TRANSISTORS METAL OXYDE SEMICONDUCTEUR, LARGEMENT UTILISES DANS LES CIRCUITS INTEGRES DE TYPE NUMERIQUE. LES MODELES ET LES PROCEDURES D'EXTRACTION DIRECTES DEVELOPPES SONT APPLIQUES SUR UN LARGE PANEL DE TECHNOLOGIES ALLANT DE 1.2 M A 0.1 M. APRES UN BREF RAPPEL DU FONCTIONNEMENT DES TRANSISTORS MOS ET DES PROBLEMES TECHNOLOGIQUES ET DE MODELISATION LIES AUX DIMENSIONS REDUITES DES DISPOSITIFS (CHAPITRE 1), TROIS PARAMETRES FONDAMENTAUX SONT TRAITES: LA TENSION DE SEUIL, LA RESISTANCE SERIE ET LA LONGUEUR DE CANAL EFFECTIVE. DANS LE CHAPITRE 2, LA MODELISATION DE LA TENSION DE SEUIL ET L'EXTRACTION DES PROFILS DE DOPAGE TRANSVERSES SUR LES TRANSISTORS A CANAUX LONGS SONT ABORDES. LE CHAPITRE 3 EST ENSUITE CONSACRE A LA MODELISATION DE LA TENSION DE SEUIL ET A L'EXTRACTION DES PROFILS DE DOPAGE LATERAUX DANS LES TRANSISTORS A CANAUX COURTS. DANS CETTE PARTIE, SONT NOTAMMENT DECORRELES L'EFFET CANAL COURT CLASSIQUE ASSOCIE AU PARTAGE DE CHARGE ET L'EFFET CANAL COURT INVERSE RELATIF A UNE NON HOMOGENEITE DES PROFILS DE DOPAGE LATERAUX. ENFIN, LE CHAPITRE 4 EST DEDIE A L'ETUDE DE LA RESISTANCE SERIE ET DE LA LONGUEUR DE CANAL EFFECTIVE. EN PARTICULIER, L'EVOLUTION DE CES DEUX PARAMETRES AVEC LA POLARISATION DE GRILLE, AINSI QUE SA MODELISATION, SONT TRAITES DANS LE CAS DE TRANSISTORS AYANT DES REGIONS SOURCE ET DRAIN A ZONE FAIBLEMENT DOPEES (LDD)

Download or read book Etude du fonctionnement et du vieillissement de transistors MOS submicroniques basse temp rature written by Chiên Nguyen-Duc and published by . This book was released on 1988 with total page 162 pages. Available in PDF, EPUB and Kindle. Book excerpt: POUR CETTE ETUDE, EN PREMIERE PARTIE, DEUX MODELES SONT PROPOSES POUR PRENDRE EN COMPTE LES ASPECTS PARTICULIERS AUX DISPOSITIFS A CANAL TRES COURT (SUBMICRON). ON PROPOSE AUSSI UNE METHODE POUR DETERMINER LA LONGUEUR ELECTRIQUE DES TMOS. LA SECONDE PARTIE EST CONSACREE A L'ETUDE DES MECANISMES PHYSIQUES DE DEGRADATION PAR LES PORTEURS CHAUDS ET DU VIEILLISSEMENT A 77K DE TRANSISTOR MOS FABRIQUES PAR DIFFERENTES TECHNOLOGIES. ON MONTRE QUE LE PIEGEAGE DES ELECTRONS ET LA GENERATION DES ETATS D'INTERFACE VARIENT SELON LES CONDITIONS DE CONTRAINTE, LA TEMPERATURE ET LA LONGUEUR DES TRANSISTORS

Download or read book Etude et mod lisation du comportement lectrique des transistors MOS fortement submicroniques written by Fabien Prégaldiny and published by . This book was released on 2003 with total page 185 pages. Available in PDF, EPUB and Kindle. Book excerpt: La modélisation précise des transistors MOS pour la conception et la simulation de circuits est un défi constant en raison de la nature évolutive de la technologie CMOS. L'objectif de cette thèse est d'une part d'étudier les principaux effets résultant de la miniaturisation des TMOS et d'autre part de proposer des modèles analytiques simples et originaux permettant de les prendre en compte. Les bases physiques nécessaires à la formulation d'un modèle idéal sont présentées au chapitre 2, de même qu'un état de l'art des principaux modèles compacts de TMOS (modèles destinés à la simulation de circuits) actuellement utilisés. Le troisième chapitre est consacré à une étude détaillée du comportement capacitif extrinsèque du TMOS fortement submicronique. Un nouveau modèle de capacités parasites est également proposé puis validé à partir de simulations numériques à deux dimensions. Le quatrième chapitre fait état d'une étude approfondie des effets quantiques au sein des transistors n-MOS. L'influence des effets quantiques sur les différentes caractéristiques électriques (I-V, C-V) du TMOS est discutée. Un nouveau modèle quantique, formulé intégralement en potentiel de surface, est alors développé. Ce modèle est complètement analytique, valable de l'accumulation à l'inversion, et ne nécessite aucun paramètre d'ajustement. Utilisé conjointement à un modèle en feuille de charge, il autorise une description précise et continue des caractéristiques électriques majeures du TMOS telles que les charges, les capacités, le courant de drain, la transconductance, etc. Le nouveau modèle est finalement validé par comparaison avec des résultats expérimentaux de différentes technologies CMOS avancées. En conclusion, cette thèse démontre qu'une approche pragmatique de la modélisation compacte permet de réaliser des modèles simples, efficaces et physiquement cohérents.

Download or read book Performances et fiabilit des transistors MOS SUB 0 1 mu m written by Bogdan Mihail Cretu and published by . This book was released on 2003 with total page 151 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'objet de notre travail est relatif à une analyse prospective de l'évolution de la fiabilité et des effets de canal court compte tenu de l'avancée des technologies induite par la miniaturisation, particulièrement pour des transistors MOS de longueur de grille inférieure à 0.1æm. Nous présentons une approche simple des équations qui modélisent le fonctionnement du transistor MOS et nous introduisons les effets liés à la réduction des dimensions. Les effets de canaux court ont été étudiés en fonction de la température. Une méthode originale d'extraction des paramètres qui prend en compte le deuxième facteur d'atténuation de la mobilité et une nouvelle méthode dite "ratio" pour l'extraction de la longueur effective du canal et de la tension de seuil sont proposées. Les effets des porteurs chauds ont été également analysés en fonction de la température. Les mécanismes et les modèles d'ionisation par impact sont présentés afin de mieux comprendre les processus de génération des porteurs chauds. La dégradation induite par injection de porteurs chauds a été mise en évidence pour chaque technologie disponible. A cet égard, l'impact du type de contrainte électrique et de l'architecture technologique sur la fiabilité des composants a été étudié. Une méthode originale d'évaluation de la contribution du canal et des extensions source-drain sur la dégradation totale est présentée. La durée de vie des dispositifs a été extrapolée afin de déterminer une tension de drain maximale pour laquelle les composants peuvent fonctionner durant une période raisonnablement longue.

Download or read book Mod lisation Pr dictive Du Transistor Mosfet Fortement Submicronique written by Fayçal Djeffal and published by Omniscriptum. This book was released on 2010-08 with total page 164 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'industrie des composants ULSI exige des investissements financiers de plus en plus lourds pour mesurer la sophistication grandissante des produits fabriqu s ainsi que pour les quipements n cessaires leur laboration. De ce fait, la mod lisation lectrique des composants lectriques constitue actuellement un axe de recherche tr s convoit travers le monde. Pour suivre cette volution, les mod les existants doivent tre am lior s et de nouveaux mod les doivent tre d velopp s. Dans ce travail, on pr sente l'applicabilit des r seaux de neurones pour le d veloppement d'une approche analytique permettant l' valuation de d gradation des transistors MOSFETs, le d veloppement d'un mod le neuronal de DG MOSFET qui permet d' tudier les circuits CMOS nanom triques et ainsi la possibilit de produire des abaques graphiques pour l' tude et l'optimisation de la r duction dimensionnelle des transistors DG MOSFETs. Les diff rents mod les d velopp s dans ce travail peuvent tre impl ment s dans les simulateurs lectroniques (SPICE, CADENCE, . .) afin de tirer des conclusions pratiques qui sont de nature int resser tous ceux qui sont appel s r aliser des circuits de technologie ULSI.

Download or read book ETUDE EN HAUTE TEMPERATURE DES TRANSISTORS MOS SUBMICRONIQUES FABRIQUES SUR SILICIUM SUR ISOLANT written by GUENTER.. REICHERT and published by . This book was released on 1998 with total page 189 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'OBJETCTIF DE CETTE THESE EST LA CARACTERISATION ET LA MODELISATION DES TRANSISTORS MOS-SOI COMPLETEMENT DEPLETES DANS LA GAMME DES HAUTES TEMPERATURES (25C - 300C). LE PREMIER CHAPITRE EST UN BREF RAPPEL DES PRINCIPAUX AVANTAGES DE LA TECHNOLOGIE SOI POUR DES APPLICATIONS HAUTES TEMPERATURES. UNE RELATION ENTRE LES MODELES EMPIRIQUE ET PHYSIQUE DE LA MOBILITE EFFECTIVE DES PORTEURS EST ETABLIE DANS LE DEUXIEME CHAPITRE. CETTE RELATION EXPLIQUE LE ROLE DE TROIS PRINCIPAUX MECANISMES DE COLLISIONS DANS LE MODELE EMPIRIQUE AINSI QUE LA VARIATION DE SES PARAMETRES AVEC LA TEMPERATURE. LE TROISIEME CHAPITRE EST RELATIF A LA VARIATION DE LA TENSION DE SEUIL (V#T#1) ET DU SWING (S) AVEC LA TEMPERATURE. NOUS ETUDIONS LA SENSIBILITE A LA TEMPERATURE DE V#T#1 ET DE S EN FONCTION DE LA LONGUEUR DE CANAL, DE L'EPAISSEUR DU FILM ET DE LA POLARISATION DE LA GRILLE ARRIERE. LA DIFFERENCE ENTRE DES TRANSISTORS A CANAL D'INVERSION ET D'ACCUMULATION EST EGALEMENT DISCUTEE. DANS LE DERNIER CHAPITRE NOUS DEVELOPPONS UNE METHODE POUR L'EXTRACTION DU GAIN DU TRANSISTOR BIPOLAIRE PARASITE. EN NOUS BASANT SUR LES VALEURS EXPERIMENTALES, NOUS PRESENTONS UN MODELE POUR LE GAIN EN FONCTION DE LA TEMPERATURE ET DES POLARISATIONS DE DRAIN ET DE GRILLE. ENSUITE, NOUS PROPOSONS UNE TECHNIQUE POUR LA SEPARATION DES EFFETS DE CANAL COURT, DE SUBSTRAT FLOTTANT ET D'AUTO-ECHAUFFEMENT EN UTILISANT LA VARIATION DE LA CONDUCTANCE DE SORTIE AVEC LA TEMPERATURE. EN CONCLUSION, NOS ETUDES ONT MONTRE QUE LA TECHNOLOGIE SOI COMPLETEMENT DEPLETEE REPOND A TOUTES LES EXIGENCES DES CIRCUITS INTEGRES HAUTES TEMPERATURES. CEPENDANT L'OPTIMISATION DES DISPOSITIFS EST INDISPENSABLE POUR GARANTIR LE FONCTIONNEMENT CORRECT DES CIRCUITS AUX TRES HAUTES TEMPERATURES.