Download or read book Modelisation et evaluation de la performance d architectures multiprocesseurs a memoire multiport serie written by Fatima-Zahra Elkhlifi and published by . This book was released on 1989 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt:
Download or read book Mod lisation et valuation de performance d architectures multiprocesseurs m moire multiport s rie written by Fatima-Zahra Elkhlifi and published by . This book was released on 1989 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: PRESENTATION D'UNE NOUVELLE ARCHITECTURE MULTIPROCESSEUR UTILISANT DES LIENS SERIE DE COMMUNICATION TRES HAUT DEFIT ENTRE LES MEMOIRES MULTIPORT SERIE ET LES PROCESSEURS
Download or read book Evaluation des performances d architecture multiprocesseurs m moire logiquement partag e written by Christine Rochange and published by . This book was released on 1993 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: LE MODELE DE MEMOIRE PARTAGEE PRESENTE DE NOMBREUX AVANTAGES: CONFORT DE PROGRAMMATION DU FAIT DE L'EQUILIBRE DE REPARTITION DE LA CHARGE ET DES DONNEES, PORTABILITE DU LOGICIEL... OR LES RESEAUX D'INTERCONNEXION PROCESSEURS-MEMOIRE CLASSIQUES CONSTITUENT UN GOULET D'ETRANGLEMENT LORSQUE LE NOMBRE DE PROCESSEURS DEVIENT IMPORTANT ET INTERDIT LA REALISATION DE MACHINES A MEMOIRE PARTAGEE MASSIVEMENT PARALLELES. ON COMPARE, DANS CETTE THESE, UNE SOLUTION A MEMOIRE PHYSIQUEMENT PARTAGEE (LE MULTIPROCESSEUR M3S BASE SUR UN RESEAU D'INTERCONNEXION COMPOSE DE LIENS SERIE PRIVES A TRES HAUT DEBIT ET UNE ORGANISATION MULTIPORT DE LA MEMOIRE) A UNE SOLUTION A MEMOIRE LOGIQUEMENT PARTAGEE MAIS PHYSIQUEMENT DISTRIBUEE (REPRESENTEE PAR LA MACHINE DASH). L'EVALUATION DE CES DEUX ARCHITECTURES REPOSE SUR DES MODELES PAR RESEAUX DE FILES D'ATTENTE, RESOLUS DE MANIERE ANALYTIQUE, PUIS PAR SIMULATION A EVENEMENTS DISCRETS (CETTE DERNIERE METHODE AUTORISANT LA PRISE EN COMPTE DE CERTAINS ASPECTS COMPLEXES DU COMPORTEMENT DES MULTIPROCESSEURS). LES RESULTATS FONT APPARAITRE QUE LE RESEAU ET L'ORGANISATION MEMOIRE ORIGINAUX DE M3S PERMETTENT D'ATTEINDRE UN NIVEAU DE PERFORMANCES ELEVE, PAR RAPPORT A CE QUE L'ON OBTIENT HABITUELLEMENT DANS UN ENVIRONNEMENT A MEMOIRE PARTAGEE. PAR AILLEURS, IL SEMBLE QUE LES PERFORMANCES DE DASH SOIENT FORTEMENT LIEES A LA REPARTITION DES DONNEES DANS LES GRAPPES: SI LES DONNEES SE TROUVENT A PROXIMITE DES PROCESSEURS QUI LES MANIPULENT, LES RESULTATS SONT ENCORE MEILLEURS QUE CEUX DE M3S; PAR CONTRE, DANS LE CAS OU LES DONNEES SONT PLACEES ALEATOIREMENT, LES PERFORMANCES SONT LIMITEES PAR L'IMPORTANCE DES TEMPS DE LATENCE. AINSI, CE TYPE D'ARCHITECTURE NE CONDUIT A UN NIVEAU DE PERFORMANCES SATISFAISANT QU'AU PRIX DE L'ABANDON DE LA TRANSPARENCE DE PROGRAMMATION, PRINCIPAL AVANTAGE DU MODELE DE MEMOIRE PARTAGEE
Download or read book EVALUATION DE LA PERFORMANCE D ARCHITECTURES A BASE DE MEMOIRES CACHES POUR DES SYSTEMES MULTIPROCESSEURS written by JEAN-MARC.. KUNTZ and published by . This book was released on 1993 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: UNE NOUVELLE METHODE DE SIMULATION DE SYSTEMES MULTIPROCESSEURS UTILISANT UNE TRACE ENREGISTREE AVEC UN ORDINATEUR MONOPROCESSEUR A ETE DEVELOPPEE ET VALIDEE. LA MODELISATION D'UN ORDONNANCEUR PERMET UNE UTILISATION SOUPLE DU SIMULATEUR POUR DES SYSTEMES COMPRENANT DE UN A HUIT PROCESSEURS. AINSI, LA PERFORMANCE DE PLUSIEURS ARCHITECTURES A UN OU DEUX NIVEAUX DE MEMOIRES CACHES A ETE EVALUEE, PUIS OPTIMISEE. LA CHARGE DE TRAVAIL CONSIDEREE EST UN TRAITEMENT DE TRANSACTIONS AVEC DES BASES DE DONNEES, SELON UN BENCHMARK DE TYPE DEBIT-CREDIT. LES TAUX DE MISS OBTENUS SONT ENTRE QUATRE ET CINQ FOIS PLUS ELEVES QUE POUR DES APPLICATIONS SCIENTIFIQUES. CECI FAIT DU TRAITEMENT TRANSACTIONNEL UNE CHARGE TRES CRITIQUE POUR LES ORDINATEURS, SPECIALEMENT POUR LES SYSTEMES MULTIPROCESSEURS POUR LESQUELS LES TRANSFERTS DE DONNEES ENTRE MEMOIRES CACHES SONT TRES IMPORTANTS. L'ETUDE DE PLUSIEURS PROTOCOLES DE COHERENCE DES DONNEES NOUS A CONDUITS A PROPOSER DES AMELIORATIONS PERMETTANT DE REDUIRE LE TAUX DE MISS DE 20 POUR CENT ET DE DIMINUER LA DUREE MOYENNE D'UN MISS. PAR AILLEURS, EN EFFECTUANT UNE REPARTITION DES TACHES SELON UNE STRATEGIE PAR AFFINITE, LE TAUX DE MISS DANS DES MEMOIRES CACHES DE 2 MOCTETS A PU ETRE REDUIT DE 30 POUR CENT
Download or read book Multiprocesseur m moire multiport s rie written by Dominique Carrière and published by . This book was released on 1996 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: LE PROJET DE RECHERCHE M3S (MULTIPROCESSEURS A MEMOIRE MULTIPORT SERIE) A CONSISTE A ETUDIER UNE FAMILLE DE MULTIPROCESSEURS FAISANT USAGE DE MEMOIRES MULTIPORT COHERENTES RELIEES AUX PROCESSEURS DE TRAITEMENTS VIA UN RESEAU DE TYPE TOTALEMENT CONNECTE ET CONSTITUE DE LIAISONS SERIE FONCTIONNANT A TRES HAUT DEBIT. NOUS PRESENTONS DANS CETTE THESE LA CONCEPTION DU MODULE MEMOIRE ET L'IMPLEMENTATION DU PROTOCOLE DE COHERENCE DE CACHE A REPERTOIRE CENTRALISE ET SA VALIDATION. L'ETUDE DES INTERACTIONS ENTRE LE LIEN PRIVE DE TRANSPORT DE DONNEES DE CHAQUE PROCESSEUR AVEC LA MEMOIRE D'UNE PART, ET LE LIEN COMMUN DE MISE EN COHERENCE ISSU DE CETTE MEME MEMOIRE D'AUTRE PART, A FAIT APPARAITRE DES AMBIGUITES DANS L'INTERPRETATION DU PROTOCOLE INITIALEMENT UTILISE. AFIN DE GARANTIR LA SIMPLICITE DE PROGRAMMATION DE CE MULTIPROCESSEUR A MEMOIRE PARTAGEE, LE PROTOCOLE A DU ETRE ADAPTE POUR MAINTENIR LE MODELE D'EXECUTION CONVENTIONNEL: LA COHERENCE SEQUENTIELLE. CETTE MODIFICATION A ETE FAITE PAR L'APPLICATION DES PRINCIPES DE L'ORDRE FORT ENTRE LES ACCES MEMOIRE EFFECTUES AU COURS DE L'EXECUTION. LE PROTOCOLE DE M3S, A LA DIFFERENCE DES PROTOCOLES DE COHERENCE REALISES JUSQU'ICI, N'UTILISE PAS D'ACCUSES DE RECEPTION DES INVALIDATIONS. DE CE FAIT, L'ACCOMPLISSEMENT DES ACCES, QUI EST NECESSAIRE POUR GARANTIR L'ORDRE FORT, A DU ETRE REDEFINI EN EXPLOITANT LES CARACTERISTIQUES TEMPORELLES PROPRES AU MULTIPROCESSEUR. CETTE REDEFINITION A PERMIS D'ETENDRE LE MODELE DE MEMOIRE JUSQU'A LA CONSISTANCE FAIBLE, CONSIDEREE CONVENTIONNELLEMENT COMME PLUS PERFORMANTE. POUR REALISER UNE PREUVE FORMELLE, NOUS AVONS DERIVE DU PROTOCOLE PRECEDENT UN PROTOCOLE SIMPLIFIE POUR UN SEUL MODULE MEMOIRE SANS LIEN DE COHERENCE NI EXPLOITATION DES CARACTERISTIQUES TEMPORELLES. APRES AVOIR MIS EN EVIDENCE, A L'AIDE D'UN CONTRE-EXEMPLE PROUVE PAR SIMULATION, LES DIFFERENCES FONDAMENTALES ENTRE CE PROTOCOLE ET CEUX DECRITS DANS LA LITTERATURE, NOUS AVONS ETABLI FORMELLEMENT LA CONSISTANCE SEQUENTIELLE PAR RAFFINEMENT DE SYSTEMES DE TRANSITIONS
Download or read book Multiprocesseur a memoire multiport serie architecture de la memoire et modele de consistance written by Dominique Carrière and published by . This book was released on 1996 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt:
Download or read book DRAC written by and published by . This book was released on 2004 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: (...)Ce travail de thèse se place dans le contexte de la problématique des contentions mémoires sur les machines multiprocesseurs. Nous proposons l'utilisation des compteurs matériels en tant qu'élément d'un système de contrôle permettant de modifier l'ordonnancement de l'exécution des processus en présence d'une contention. La politique de contrôle retenue consiste à maximiser le rendement de la machine ce qui correspond généralement au point de vue de l'administrateur. Le contrôle d'exécution des processus est basé sur l'estimation des performances via l'observation de l'utilisation mémoire. Ce mécanisme d'estimation est l'issue d'une étude sur l'impact des capacités des hiérarchies mémoires sur les performances des multiprocesseurs. Parmi les architectures processeurs des machines étudiées, nous avons trouvé des événements matériels capables d'établir un lien entre le niveau d'utilisation mémoire et les performances des applications. Puisque l'observation de l'utilisation mémoire est possible via les compteurs matériels en cours d'exécution, l'estimation des performances l'est aussi.(...)Ce mémoire de thèse est composé de 7 chapitres, dont l'introduction et la conclusion. Les paragraphes suivants résument l'ensemble des chapitres. Chapitre 2 : Ce chapitre intitulé Multiprocesseurs et compteurs matériels est consacré à la présentation des éléments de base nécessaires à l'ensemble des études de cette thèse. Dans une première partie, nous présentons les principales évolutions des performances des processeurs et des mémoires. Nous en retirons un déséquilibre des capacités des débits mémoire en fonction de celles de calculs des processeurs. Par la suite, il est présentée l'étude des modèles de programmation parallèle et les ordonnanceurs disponibles pour les machines multiprocesseurs. Enfin, dans la dernière partie, nous décrivons en détail les compteurs matériels de performances des quelques architectures processeurs que nous avons étudiés. Chapitre 3 : Ce chapitre intitulé Outils et bibliothèques de contrôle du système, présente un état de l'art des bibliothèques d'utilisation des compteurs matériels de performances, des outils d'analyse de performances et des systèmes de contrôle. Le nombre et le format des compteurs matériels varient d'une architecture à l'autre. C'est dans ce contexte que des bibliothèques ont été développées afin de simplifier l'utilisation des compteurs. En réduisant la complexité d'utilisation des compteurs matériels, ces bibliothèques ont permis une intégration simple des observations des activités matérielles dans les outils d'analyse de performances. Ainsi, ces outils disposent des informations en provenance du niveau matériel, du système et de l'applicatif ce qui permet une analyse plus fine de l'ensemble du système et de l'application. Finalement, les outils de contrôle en cours d'exécution peuvent prendre en compte les activités matérielles pour leurs prises de décisions. Chapitre 4 : Dans ce chapitre intitulé Observation de l'utilisation mémoire sur les machines multiprocesseurs nous décrivons l'étude du comportement mémoire des applications observées via les compteurs matériels liés à la hiérarchie mémoire. Sur certaines architectures, il est possible d'établir un rapport entre le débit de l'utilisation du bus mémoire et l'accélération obtenue. Nous cherchons ici à obtenir les éléments nécessaires à l'élaboration d'un système de contrôle de processus. Dans une deuxième partie, une observation et une analyse des comportements des applications en fonctions du temps ont été proposées. Pour conclure, nous présentons une étude préliminaire sur l'influence provoquée par l'activité d'autres ressources telles que celles issues d'une carte réseau ou des activités des entrées et sorties de périphériques de stockage sur la hiérarchie mémoire. Chapitre 5 : Dans ce chapitre intitulé DRAC : Un système de contrôle d'exécution, nous présentons l'architecture d'un système de contrôle de processus pour machine multiprocesseurs. La première partie est consacrée au principe du système avec ces objectifs ainsi que les problèmes provoqués par l'exécution de processus avec dépendance et synchronisation. Ensuite, nous décrivons les trois modules centraux de l'architecture, le moniteur mémoire, l'ordonnanceur et le gestionnaire des jobs. Enfin, dans la dernière partie, le prototype de ce système est détaillé. Chapitre 6 : Dans ce chapitre intitulé Modélisation et évaluation, nous commençons par définir un modèle général et simplifié prenant en compte l'impact de la hiérarchie mémoire sur les performances d'un multiprocesseur. Puis, nous avons défini des modèles d'ordonnancements qui permettent d'évaluer les temps d'exécution selon trois scénarios d'ordonnancement différents (pire, moyen, meilleur). Finalement, la dernière partie contient les évaluations du prototype du système DRAC sur trois architectures processeurs différentes. Pour conclure, un bilan général du travail ainsi que des pistes pour des travaux futurs seront présentés dans le dernier chapitre.
Download or read book Approche efficace pour la conception des architectures multiprocesseurs sur puce lectronique written by Etienne Elie and published by . This book was released on 2010 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: Les systèmes multiprocesseurs sur puce électronique (On-Chip Multiprocessor [OCM]) sont considérés comme les meilleures structures pour occuper l'espace disponible sur les circuits intégrés actuels. Dans nos travaux, nous nous intéressons à un modèle architectural, appelé architecture isométrique de systèmes multiprocesseurs sur puce, qui permet d'évaluer, de prédire et d'optimiser les systèmes OCM en misant sur une organisation efficace des nœuds (processeurs et mémoires), et à des méthodologies qui permettent d'utiliser efficacement ces architectures. Dans la première partie de la thèse, nous nous intéressons à la topologie du modèle et nous proposons une architecture qui permet d'utiliser efficacement et massivement les mémoires sur la puce. Les processeurs et les mémoires sont organisés selon une approche isométrique qui consiste à rapprocher les données des processus plutôt que d'optimiser les transferts entre les processeurs et les mémoires disposés de manière conventionnelle. L'architecture est un modèle maillé en trois dimensions. La disposition des unités sur ce modèle est inspirée de la structure cristalline du chlorure de sodium (NaCl), où chaque processeur peut accéder à six mémoires à la fois et où chaque mémoire peut communiquer avec autant de processeurs à la fois. Dans la deuxième partie de notre travail, nous nous intéressons à une méthodologie de décomposition où le nombre de nœuds du modèle est idéal et peut être déterminé à partir d'une spécification matricielle de l'application qui est traitée par le modèle proposé. Sachant que la performance d'un modèle dépend de la quantité de flot de données échangées entre ses unités, en l'occurrence leur nombre, et notre but étant de garantir une bonne performance de calcul en fonction de l'application traitée, nous proposons de trouver le nombre idéal de processeurs et de mémoires du système à construire. Aussi, considérons-nous la décomposition de la spécification du modèle à construire ou de l'application à traiter en fonction de l'équilibre de charge des unités. Nous proposons ainsi une approche de décomposition sur trois points : la transformation de la spécification ou de l'application en une matrice d'incidence dont les éléments sont les flots de données entre les processus et les données, une nouvelle méthodologie basée sur le problème de la formation des cellules (Cell Formation Problem [CFP]), et un équilibre de charge de processus dans les processeurs et de données dans les mémoires. Dans la troisième partie, toujours dans le souci de concevoir un système efficace et performant, nous nous intéressons à l'affectation des processeurs et des mémoires par une méthodologie en deux étapes. Dans un premier temps, nous affectons des unités aux nœuds du système, considéré ici comme un graphe non orienté, et dans un deuxième temps, nous affectons des valeurs aux arcs de ce graphe. Pour l'affectation, nous proposons une modélisation des applications décomposées en utilisant une approche matricielle et l'utilisation du problème d'affectation quadratique (Quadratic Assignment Problem [QAP]). Pour l'affectation de valeurs aux arcs, nous proposons une approche de perturbation graduelle, afin de chercher la meilleure combinaison du coût de l'affectation, ceci en respectant certains paramètres comme la température, la dissipation de chaleur, la consommation d'énergie et la surface occupée par la puce. Le but ultime de ce travail est de proposer aux architectes de systèmes multiprocesseurs sur puce une méthodologie non traditionnelle et un outil systématique et efficace d'aide à la conception dès la phase de la spécification fonctionnelle du système.
Download or read book CONCEPTION ET EVALUATION D UNE ARCHITECTURE MULTIPROCESSEUR A MEMOIRE PARTAGEE TOLERANTE AUX FAUTES written by Philippe Joubert (auteur d'une thèse d'infomatique).) and published by . This book was released on 1993 with total page 132 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'OBJECTIF DE CETTE ETUDE EST LA PROPOSITION D'UNE ARCHITECTURE MULTIPROCESSEUR A MEMOIRE PARTAGEE TOLERANTE AUX FAUTES. POUR RECUPERER LES DEFAILLANCES DE PROCESSUS COMMUNIQUANT PAR MEMOIRE PARTAGEE, NOUS PROPOSONS UN PROTOCOLE DE RECUPERATION D'ERREURS PAR RETOUR ARRIERE DE TYPE PLANIFIE QUI PREND EN COMPTE LES COMMUNICATIONS AU MOYEN D'UNE RELATION DE DEPENDANCE QUI PERMET DE DEFINIR DYNAMIQUEMENT L'ENSEMBLE DES PROCESSUS CONCERNES PAR L'ETABLISSEMENT OU LA RESTAURATION D'UN POINT DE RECUPERATION. NOUS PROPOSONS UNE MISE EN UVRE DE CE PROTOCOLE DANS LAQUELLE LA GESTION DES POINTS DE RECUPERATION ET DES DEPENDANCES EST CENTRALISEE DANS UNE MEMOIRE STABLE REMPLACANT LA MEMOIRE PARTAGEE DE LA MACHINE. CETTE TECHNIQUE EVITE D'AVOIR A CONCEVOIR D'AUTRES COMPOSANTS SPECIFIQUES. NOUS EVALUONS ENSUITE LES PERFORMANCES DE NOTRE PROPOSITION PAR SIMULATION. DU FAIT DES MECANISMES DE RECUPERATION D'ERREURS, UNE CERTAINE DEGRADATION DES PERFORMANCES PAR RAPPORT A UNE ARCHITECTURE NON TOLERANTE AUX FAUTES EST INEVITABLE. CEPENDANT, LES SIMULATIONS MONTRENT QUE CETTE DEGRADATION RESTE DANS DES LIMITES RAISONNABLES. LES SIMULATIONS MONTRENT AUSSI QUE NOTRE PROPOSITION OBTIENT DES PERFORMANCES SUPERIEURES A CELLES DES AUTRES ARCHITECTURES TOLERANTES AUX FAUTES DU MEME TYPE
Download or read book valuation de la s ret de fonctionnement de syst mes multiprocesseurs usage multiple written by Mourad Rabah and published by . This book was released on 2000 with total page 147 pages. Available in PDF, EPUB and Kindle. Book excerpt: La généralisation des systèmes multiprocesseurs non spécialisés, ayant plusieurs niveaux d'accomplissement du service et destinés à des applications variées, a donné naissance à ce que nous appelons des systèmes multiprocesseurs à usage multiple. Ce mémoire est consacré à la modélisation de tels systèmes et l'évaluation de leurs mesures de sûreté de fonctionnement et de performabilité. Nous proposons une méthode générale permettant d'évaluer ces mesures, de façon générique, pour toute une gamme de systèmes à usage multiple. Cette méthode est basée sur une idée originale : séparer explicitement les aspects inhérents à l'architecture du système et les aspects relatifs au service tel qu'il est perçu par les applications des utilisateurs. Le modèle global construit avec cette méthode est ainsi composé de deux parties : a) un modèle architectural décrivant le comportement de l'architecture support, incluant ses composants matériels et logiciels et leurs interactions et b) un modèle du service exprimant les besoins en service des applications utilisant cette architecture. La méthode est structurée en quatre étapes et la construction des deux modèles est régie par un ensemble de règles et de recommandations. Cette méthode est appliquée à la modélisation d'un système multiprocesseur à usage multiple réel mettant en oeuvre une mémoire partagée distribuée. Cette architecture sert de référence pour la conception d'architectures plus évoluées. Nous montrons comment réutiliser le modèle et les résultats obtenus pour l'architecture de référence afin d'évaluer les mesures de ces architectures évoluées. Nous présentons enfin l'ensemble des résultats et montrons comment ils peuvent servir à la fois au constructeur et aux utilisateurs de tels systèmes.
