Download or read book Evaluation de la performance d architectures a base de memoires caches pour des systemes multiprocesseurs written by Jean-Marc Kuntz and published by . This book was released on 1993 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt:

Download or read book Cache and Interconnect Architectures in Multiprocessors written by Michel Dubois and published by Springer Science & Business Media. This book was released on 2012-12-06 with total page 286 pages. Available in PDF, EPUB and Kindle. Book excerpt: Cache And Interconnect Architectures In Multiprocessors Eilat, Israel May 25-261989 Michel Dubois UniversityofSouthernCalifornia Shreekant S. Thakkar SequentComputerSystems The aim of the workshop was to bring together researchers working on cache coherence protocols for shared-memory multiprocessors with various interconnect architectures. Shared-memory multiprocessors have become viable systems for many applications. Bus based shared-memory systems (Eg. Sequent's Symmetry, Encore's Multimax) are currently limited to 32 processors. The fIrst goal of the workshop was to learn about the performance ofapplications on current cache-based systems. The second goal was to learn about new network architectures and protocols for future scalable systems. These protocols and interconnects would allow shared-memory architectures to scale beyond current imitations. The workshop had 20 speakers who talked about their current research. The discussions were lively and cordial enough to keep the participants away from the wonderful sand and sun for two days. The participants got to know each other well and were able to share their thoughts in an informal manner. The workshop was organized into several sessions. The summary of each session is described below. This book presents revisions of some of the papers presented at the workshop.

Download or read book Evaluation des performances d architecture multiprocesseurs m moire logiquement partag e written by Christine Rochange and published by . This book was released on 1993 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: LE MODELE DE MEMOIRE PARTAGEE PRESENTE DE NOMBREUX AVANTAGES: CONFORT DE PROGRAMMATION DU FAIT DE L'EQUILIBRE DE REPARTITION DE LA CHARGE ET DES DONNEES, PORTABILITE DU LOGICIEL... OR LES RESEAUX D'INTERCONNEXION PROCESSEURS-MEMOIRE CLASSIQUES CONSTITUENT UN GOULET D'ETRANGLEMENT LORSQUE LE NOMBRE DE PROCESSEURS DEVIENT IMPORTANT ET INTERDIT LA REALISATION DE MACHINES A MEMOIRE PARTAGEE MASSIVEMENT PARALLELES. ON COMPARE, DANS CETTE THESE, UNE SOLUTION A MEMOIRE PHYSIQUEMENT PARTAGEE (LE MULTIPROCESSEUR M3S BASE SUR UN RESEAU D'INTERCONNEXION COMPOSE DE LIENS SERIE PRIVES A TRES HAUT DEBIT ET UNE ORGANISATION MULTIPORT DE LA MEMOIRE) A UNE SOLUTION A MEMOIRE LOGIQUEMENT PARTAGEE MAIS PHYSIQUEMENT DISTRIBUEE (REPRESENTEE PAR LA MACHINE DASH). L'EVALUATION DE CES DEUX ARCHITECTURES REPOSE SUR DES MODELES PAR RESEAUX DE FILES D'ATTENTE, RESOLUS DE MANIERE ANALYTIQUE, PUIS PAR SIMULATION A EVENEMENTS DISCRETS (CETTE DERNIERE METHODE AUTORISANT LA PRISE EN COMPTE DE CERTAINS ASPECTS COMPLEXES DU COMPORTEMENT DES MULTIPROCESSEURS). LES RESULTATS FONT APPARAITRE QUE LE RESEAU ET L'ORGANISATION MEMOIRE ORIGINAUX DE M3S PERMETTENT D'ATTEINDRE UN NIVEAU DE PERFORMANCES ELEVE, PAR RAPPORT A CE QUE L'ON OBTIENT HABITUELLEMENT DANS UN ENVIRONNEMENT A MEMOIRE PARTAGEE. PAR AILLEURS, IL SEMBLE QUE LES PERFORMANCES DE DASH SOIENT FORTEMENT LIEES A LA REPARTITION DES DONNEES DANS LES GRAPPES: SI LES DONNEES SE TROUVENT A PROXIMITE DES PROCESSEURS QUI LES MANIPULENT, LES RESULTATS SONT ENCORE MEILLEURS QUE CEUX DE M3S; PAR CONTRE, DANS LE CAS OU LES DONNEES SONT PLACEES ALEATOIREMENT, LES PERFORMANCES SONT LIMITEES PAR L'IMPORTANCE DES TEMPS DE LATENCE. AINSI, CE TYPE D'ARCHITECTURE NE CONDUIT A UN NIVEAU DE PERFORMANCES SATISFAISANT QU'AU PRIX DE L'ABANDON DE LA TRANSPARENCE DE PROGRAMMATION, PRINCIPAL AVANTAGE DU MODELE DE MEMOIRE PARTAGEE

Download or read book DRAC written by and published by . This book was released on 2004 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: (...)Ce travail de thèse se place dans le contexte de la problématique des contentions mémoires sur les machines multiprocesseurs. Nous proposons l'utilisation des compteurs matériels en tant qu'élément d'un système de contrôle permettant de modifier l'ordonnancement de l'exécution des processus en présence d'une contention. La politique de contrôle retenue consiste à maximiser le rendement de la machine ce qui correspond généralement au point de vue de l'administrateur. Le contrôle d'exécution des processus est basé sur l'estimation des performances via l'observation de l'utilisation mémoire. Ce mécanisme d'estimation est l'issue d'une étude sur l'impact des capacités des hiérarchies mémoires sur les performances des multiprocesseurs. Parmi les architectures processeurs des machines étudiées, nous avons trouvé des événements matériels capables d'établir un lien entre le niveau d'utilisation mémoire et les performances des applications. Puisque l'observation de l'utilisation mémoire est possible via les compteurs matériels en cours d'exécution, l'estimation des performances l'est aussi.(...)Ce mémoire de thèse est composé de 7 chapitres, dont l'introduction et la conclusion. Les paragraphes suivants résument l'ensemble des chapitres. Chapitre 2 : Ce chapitre intitulé Multiprocesseurs et compteurs matériels est consacré à la présentation des éléments de base nécessaires à l'ensemble des études de cette thèse. Dans une première partie, nous présentons les principales évolutions des performances des processeurs et des mémoires. Nous en retirons un déséquilibre des capacités des débits mémoire en fonction de celles de calculs des processeurs. Par la suite, il est présentée l'étude des modèles de programmation parallèle et les ordonnanceurs disponibles pour les machines multiprocesseurs. Enfin, dans la dernière partie, nous décrivons en détail les compteurs matériels de performances des quelques architectures processeurs que nous avons étudiés. Chapitre 3 : Ce chapitre intitulé Outils et bibliothèques de contrôle du système, présente un état de l'art des bibliothèques d'utilisation des compteurs matériels de performances, des outils d'analyse de performances et des systèmes de contrôle. Le nombre et le format des compteurs matériels varient d'une architecture à l'autre. C'est dans ce contexte que des bibliothèques ont été développées afin de simplifier l'utilisation des compteurs. En réduisant la complexité d'utilisation des compteurs matériels, ces bibliothèques ont permis une intégration simple des observations des activités matérielles dans les outils d'analyse de performances. Ainsi, ces outils disposent des informations en provenance du niveau matériel, du système et de l'applicatif ce qui permet une analyse plus fine de l'ensemble du système et de l'application. Finalement, les outils de contrôle en cours d'exécution peuvent prendre en compte les activités matérielles pour leurs prises de décisions. Chapitre 4 : Dans ce chapitre intitulé Observation de l'utilisation mémoire sur les machines multiprocesseurs nous décrivons l'étude du comportement mémoire des applications observées via les compteurs matériels liés à la hiérarchie mémoire. Sur certaines architectures, il est possible d'établir un rapport entre le débit de l'utilisation du bus mémoire et l'accélération obtenue. Nous cherchons ici à obtenir les éléments nécessaires à l'élaboration d'un système de contrôle de processus. Dans une deuxième partie, une observation et une analyse des comportements des applications en fonctions du temps ont été proposées. Pour conclure, nous présentons une étude préliminaire sur l'influence provoquée par l'activité d'autres ressources telles que celles issues d'une carte réseau ou des activités des entrées et sorties de périphériques de stockage sur la hiérarchie mémoire. Chapitre 5 : Dans ce chapitre intitulé DRAC : Un système de contrôle d'exécution, nous présentons l'architecture d'un système de contrôle de processus pour machine multiprocesseurs. La première partie est consacrée au principe du système avec ces objectifs ainsi que les problèmes provoqués par l'exécution de processus avec dépendance et synchronisation. Ensuite, nous décrivons les trois modules centraux de l'architecture, le moniteur mémoire, l'ordonnanceur et le gestionnaire des jobs. Enfin, dans la dernière partie, le prototype de ce système est détaillé. Chapitre 6 : Dans ce chapitre intitulé Modélisation et évaluation, nous commençons par définir un modèle général et simplifié prenant en compte l'impact de la hiérarchie mémoire sur les performances d'un multiprocesseur. Puis, nous avons défini des modèles d'ordonnancements qui permettent d'évaluer les temps d'exécution selon trois scénarios d'ordonnancement différents (pire, moyen, meilleur). Finalement, la dernière partie contient les évaluations du prototype du système DRAC sur trois architectures processeurs différentes. Pour conclure, un bilan général du travail ainsi que des pistes pour des travaux futurs seront présentés dans le dernier chapitre.

Download or read book Mod lisation et valuation de performance d architectures multiprocesseurs m moire multiport s rie written by Fatima-Zahra Elkhlifi and published by . This book was released on 1989 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: PRESENTATION D'UNE NOUVELLE ARCHITECTURE MULTIPROCESSEUR UTILISANT DES LIENS SERIE DE COMMUNICATION TRES HAUT DEFIT ENTRE LES MEMOIRES MULTIPORT SERIE ET LES PROCESSEURS

Download or read book DRAC written by Mauricio Aronne Pillon and published by . This book was released on 2004 with total page 151 pages. Available in PDF, EPUB and Kindle. Book excerpt: Les besoins continus en puissance de calcul restent un moteur important dans l'évolution des technologies des ordinateurs. Dans le domaine scientifique, par exemple, on trouve facilement des applications capables d'épuiser la puissance de calcul même sur des machines parmi les plus récentes. Dans le cas specifique des machines parallèles, nous nous intéressons au problème de performances des machines multiprocesseurs à mémoire partagée. Le rapport entre les capacités de la hiérarchie mémoire et la vitesse des processeurs est à l'origine d'un des problèmes de performances fondamentaux. On parle de contention ou de goulot d'étranglement mémoire afin de signifier que la saturation de l'accès à la partie haute de la hiérarchie mémoire est responsable d'une baisse de performances. La technologie de la fabrication des processeurs évolue en effet généralement plus rapidement que celle de la mémoire centrale. L'interconnexion entre la mémoire centrale et les processeurs est un des points cruciaux dans l'architecture des multiprocesseurs, en effet ce point est fréquent. Dans ce contexte, nous proposons l'utilisation des compteurs matériels en tant qu'élément d'un système de contrôle permettant de modifier l'ordonnancement de l'exécution des processus en présence d'une contention. La politique de contrôle retenue consiste à maximiser le rendement de la machine. Le contrôle d'exécution des processus est basé sur l'estimation des performances via l'observation de l'utilisation mémoire. Ce mécanisme d'estimation est l'issue d'une étude sur l'impact des capacités des hiérarchies mémoires sur les performances des multiprocesseurs.

Download or read book Modelisation et evaluation de la performance d architectures multiprocesseurs a memoire multiport serie written by Fatima-Zahra Elkhlifi and published by . This book was released on 1989 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt:

Download or read book CONCEPTION ET EVALUATION D UNE ARCHITECTURE MULTIPROCESSEUR A MEMOIRE PARTAGEE TOLERANTE AUX FAUTES written by Philippe Joubert (auteur d'une thèse d'infomatique).) and published by . This book was released on 1993 with total page 132 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'OBJECTIF DE CETTE ETUDE EST LA PROPOSITION D'UNE ARCHITECTURE MULTIPROCESSEUR A MEMOIRE PARTAGEE TOLERANTE AUX FAUTES. POUR RECUPERER LES DEFAILLANCES DE PROCESSUS COMMUNIQUANT PAR MEMOIRE PARTAGEE, NOUS PROPOSONS UN PROTOCOLE DE RECUPERATION D'ERREURS PAR RETOUR ARRIERE DE TYPE PLANIFIE QUI PREND EN COMPTE LES COMMUNICATIONS AU MOYEN D'UNE RELATION DE DEPENDANCE QUI PERMET DE DEFINIR DYNAMIQUEMENT L'ENSEMBLE DES PROCESSUS CONCERNES PAR L'ETABLISSEMENT OU LA RESTAURATION D'UN POINT DE RECUPERATION. NOUS PROPOSONS UNE MISE EN UVRE DE CE PROTOCOLE DANS LAQUELLE LA GESTION DES POINTS DE RECUPERATION ET DES DEPENDANCES EST CENTRALISEE DANS UNE MEMOIRE STABLE REMPLACANT LA MEMOIRE PARTAGEE DE LA MACHINE. CETTE TECHNIQUE EVITE D'AVOIR A CONCEVOIR D'AUTRES COMPOSANTS SPECIFIQUES. NOUS EVALUONS ENSUITE LES PERFORMANCES DE NOTRE PROPOSITION PAR SIMULATION. DU FAIT DES MECANISMES DE RECUPERATION D'ERREURS, UNE CERTAINE DEGRADATION DES PERFORMANCES PAR RAPPORT A UNE ARCHITECTURE NON TOLERANTE AUX FAUTES EST INEVITABLE. CEPENDANT, LES SIMULATIONS MONTRENT QUE CETTE DEGRADATION RESTE DANS DES LIMITES RAISONNABLES. LES SIMULATIONS MONTRENT AUSSI QUE NOTRE PROPOSITION OBTIENT DES PERFORMANCES SUPERIEURES A CELLES DES AUTRES ARCHITECTURES TOLERANTES AUX FAUTES DU MEME TYPE

Download or read book PROPOSITION ET EVALUATION D UNE ARCHITECTURE MULTIPROCESSEUR EXTENSIBLE A MEMOIRE PARTAGEE TOLERANTE AUX FAUTES written by ALAIN.. GEFFLAUT and published by . This book was released on 1995 with total page 171 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'OBJECTIF DE CETTE ETUDE EST LA PROPOSITION D'UNE ARCHITECTURE MULTIPROCESSEUR EXTENSIBLE A MEMOIRE PARTAGEE TOLERANTE AUX FAUTES. POUR AMELIORER LEUR EFFICACITE, LES ARCHITECTURES EXTENSIBLES A MEMOIRE PARTAGEE UTILISENT DES CACHES MAINTENUS COHERENTS A L'AIDE DE PROTOCOLES DE COHERENCE. LES ARCHITECTURES COMA (CACHE ONLY MEMORY ARCHITECTURES) ETENDENT CE PRINCIPE EN UTILISANT LES MEMOIRES STANDARD COMME DES CACHES DE GRANDE DIMENSION. D'UN AUTRE COTE, LA RECUPERATION ARRIERE EST UNE TECHNIQUE DE TOLERANCE AUX FAUTES QUI NECESSITE LA CONSERVATION ET LA REPLICATION DE DONNEES DE RECUPERATION. LE BUT DE CETTE ETUDE EST D'UTILISER LES MECANISMES DE REPLICATION DE DONNEES OFFERTS PAR LES ARCHITECTURES COMA POUR ASSURER LA REDONDANCE NECESSAIRE A L'IMPLEMENTATION D'UNE TECHNIQUE DE RECUPERATION ARRIERE. NOUS PROPOSONS UN PROTOCOLE DE COHERENCE ETENDU QUI GERE DE FACON TRANSPARENTE LES DONNEES COURANTES ET LES DONNEES DE RECUPERATION. CE PROTOCOLE PERMET DE TOLERER LES DEFAILLANCES DES NUDS DE L'ARCHITECTURE EN LIMITANT LE MATERIEL SPECIFIQUE, GRACE A L'UTILISATION DES MEMOIRES STANDARD POUR STOCKER LES DONNEES COURANTES ET LES DONNEES DE RECUPERATION. UNE EVALUATION DU PROTOCOLE PAR SIMULATION MONTRE QUE L'UTILISATION DES MECANISMES DE REPLICATION DE DONNEES ET DES MEMOIRES POUR LA GESTION DES DONNEES DE RECUPERATION, LIMITE LA DEGRADATION DE PERFORMANCE TOUT EN CONSERVANT L'EXTENSIBILITE DE L'ARCHITECTURE

Download or read book Gestion de la coh rence des donn es dans les syst mes multiprocesseurs sur puce written by Hajer Chtioui and published by . This book was released on 2011 with total page 135 pages. Available in PDF, EPUB and Kindle. Book excerpt: Les travaux présentés dans cette thèse visent à concevoir une architecture performante et efficace pour la gestion de la cohérence des données dans les mémoires caches des systèmes sur puce multiprocesseurs (MPSoC). Dans cette thèse nous nous intéressons tout particulièrement aux architectures à mémoire partagée et aux applications de traitement de signal intensif. Plusieurs solutions ont été proposées dans le passé pour résoudre ce problème. Néanmoins, la majorité de ces solutions existantes ont été pensé pour les systèmes multiprocesseurs haute-performances. Dans ce type de systèmes les contraintes liées aux ressources matérielles et à la consommation d’énergie sont rarement prises en compte. A l’opposé, dans les systèmes embarqués qui nous intéressent ici, ces contraintes jouent un rôle de premier plan. De plus, les solutions existantes ne prennent pas en compte les modèles d’accès aux données partagées réalisés par les processeurs. Nous proposons dans cette thèse un nouveau protocole de gestion de la cohérence de cache basé sur deux protocoles simples, nommément les protocoles par invalidation et par mise à jour. De plus le protocole proposé s’adapte automatiquement aux modèles d’accès aux données. Une architecture matérielle qui facilite son implémentation et qui optimise ses performances est également proposée. Les résultats expérimentaux montrent que le protocole proposé

Download or read book valuation de la s ret de fonctionnement de syst mes multiprocesseurs usage multiple written by Mourad Rabah and published by . This book was released on 2000 with total page 147 pages. Available in PDF, EPUB and Kindle. Book excerpt: La généralisation des systèmes multiprocesseurs non spécialisés, ayant plusieurs niveaux d'accomplissement du service et destinés à des applications variées, a donné naissance à ce que nous appelons des systèmes multiprocesseurs à usage multiple. Ce mémoire est consacré à la modélisation de tels systèmes et l'évaluation de leurs mesures de sûreté de fonctionnement et de performabilité. Nous proposons une méthode générale permettant d'évaluer ces mesures, de façon générique, pour toute une gamme de systèmes à usage multiple. Cette méthode est basée sur une idée originale : séparer explicitement les aspects inhérents à l'architecture du système et les aspects relatifs au service tel qu'il est perçu par les applications des utilisateurs. Le modèle global construit avec cette méthode est ainsi composé de deux parties : a) un modèle architectural décrivant le comportement de l'architecture support, incluant ses composants matériels et logiciels et leurs interactions et b) un modèle du service exprimant les besoins en service des applications utilisant cette architecture. La méthode est structurée en quatre étapes et la construction des deux modèles est régie par un ensemble de règles et de recommandations. Cette méthode est appliquée à la modélisation d'un système multiprocesseur à usage multiple réel mettant en oeuvre une mémoire partagée distribuée. Cette architecture sert de référence pour la conception d'architectures plus évoluées. Nous montrons comment réutiliser le modèle et les résultats obtenus pour l'architecture de référence afin d'évaluer les mesures de ces architectures évoluées. Nous présentons enfin l'ensemble des résultats et montrons comment ils peuvent servir à la fois au constructeur et aux utilisateurs de tels systèmes.

Download or read book Hi rarchie m moire dans les syst mes int gr s multiprocesseurs construits autour de r seaux sur puce written by Hela Belhadj Amor and published by . This book was released on 2017 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: Les systèmes parallèles de type multi/pluri-cœurs permettant d'obtenir une grande puissance de calcul à bas coût énergétique sont de nos jours une réalité. Néanmoins, l'exploitation des performances de ces architectures dépend de l'efficacité du système à gérer les accès aux données. Le but de nos travaux est d'améliorer l'efficacité de ces accès en exploitant les caractéristiques de l'architecture matérielle.Dans une première partie, nous proposons une nouvelle organisation de la hiérarchie des mémoires caches qui maximise l'utilisation de l'espace de stockage disponible à chaque niveau. Cette solution, basée sur les architectures à accès non uniforme au cache (NUCA), supporte les transferts inter et intra-niveau de la hiérarchie. Elle requiert un protocole de cohérence de cache qui s'adapte à ses spécifications.Certes, le transfert des données au niveau de la hiérarchie est aussi un déterminant de la performance du système. Dans une seconde partie, nous prenons en compte les besoins de communication spécifiques du protocole. Nous proposons un réseau virtualisé comme support de communication ad-hoc afin de gérer le trafic de cohérence à moindre coût. Ce dernier relie les caches d'un même niveau pour supporter les transferts intra-niveaux, qui sont une spécificité de notre protocole, en vue de réduire la latence moyenne d'accès.

Download or read book Mod lisation et optimisation de syst mes multiprocesseurs hi rarchiques dans un contexte d int gration tr s grande chelle written by Tuong Vinh Ho and published by . This book was released on 1994 with total page 182 pages. Available in PDF, EPUB and Kindle. Book excerpt:

Download or read book Approche efficace pour la conception des architectures multiprocesseurs sur puce lectronique written by Etienne Elie and published by . This book was released on 2010 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: Les systèmes multiprocesseurs sur puce électronique (On-Chip Multiprocessor [OCM]) sont considérés comme les meilleures structures pour occuper l'espace disponible sur les circuits intégrés actuels. Dans nos travaux, nous nous intéressons à un modèle architectural, appelé architecture isométrique de systèmes multiprocesseurs sur puce, qui permet d'évaluer, de prédire et d'optimiser les systèmes OCM en misant sur une organisation efficace des nœuds (processeurs et mémoires), et à des méthodologies qui permettent d'utiliser efficacement ces architectures. Dans la première partie de la thèse, nous nous intéressons à la topologie du modèle et nous proposons une architecture qui permet d'utiliser efficacement et massivement les mémoires sur la puce. Les processeurs et les mémoires sont organisés selon une approche isométrique qui consiste à rapprocher les données des processus plutôt que d'optimiser les transferts entre les processeurs et les mémoires disposés de manière conventionnelle. L'architecture est un modèle maillé en trois dimensions. La disposition des unités sur ce modèle est inspirée de la structure cristalline du chlorure de sodium (NaCl), où chaque processeur peut accéder à six mémoires à la fois et où chaque mémoire peut communiquer avec autant de processeurs à la fois. Dans la deuxième partie de notre travail, nous nous intéressons à une méthodologie de décomposition où le nombre de nœuds du modèle est idéal et peut être déterminé à partir d'une spécification matricielle de l'application qui est traitée par le modèle proposé. Sachant que la performance d'un modèle dépend de la quantité de flot de données échangées entre ses unités, en l'occurrence leur nombre, et notre but étant de garantir une bonne performance de calcul en fonction de l'application traitée, nous proposons de trouver le nombre idéal de processeurs et de mémoires du système à construire. Aussi, considérons-nous la décomposition de la spécification du modèle à construire ou de l'application à traiter en fonction de l'équilibre de charge des unités. Nous proposons ainsi une approche de décomposition sur trois points : la transformation de la spécification ou de l'application en une matrice d'incidence dont les éléments sont les flots de données entre les processus et les données, une nouvelle méthodologie basée sur le problème de la formation des cellules (Cell Formation Problem [CFP]), et un équilibre de charge de processus dans les processeurs et de données dans les mémoires. Dans la troisième partie, toujours dans le souci de concevoir un système efficace et performant, nous nous intéressons à l'affectation des processeurs et des mémoires par une méthodologie en deux étapes. Dans un premier temps, nous affectons des unités aux nœuds du système, considéré ici comme un graphe non orienté, et dans un deuxième temps, nous affectons des valeurs aux arcs de ce graphe. Pour l'affectation, nous proposons une modélisation des applications décomposées en utilisant une approche matricielle et l'utilisation du problème d'affectation quadratique (Quadratic Assignment Problem [QAP]). Pour l'affectation de valeurs aux arcs, nous proposons une approche de perturbation graduelle, afin de chercher la meilleure combinaison du coût de l'affectation, ceci en respectant certains paramètres comme la température, la dissipation de chaleur, la consommation d'énergie et la surface occupée par la puce. Le but ultime de ce travail est de proposer aux architectes de systèmes multiprocesseurs sur puce une méthodologie non traditionnelle et un outil systématique et efficace d'aide à la conception dès la phase de la spécification fonctionnelle du système.

Download or read book Conception et valuation d une architecture multiprocesseur m moire partag e tol rante aux fautes written by Philippe Joubert (auteur d'une thèse d'infomatique).) and published by . This book was released on 1993 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt:

Download or read book MEMOIRE PARTAGEE POUR UN RESEAU DE STATIONS DE TRAVAIL written by Christoph Siegelin and published by . This book was released on 1997 with total page 144 pages. Available in PDF, EPUB and Kindle. Book excerpt: GRACE AU PROGRES DES MICROPROCESSEURS, LES STATIONS DE TRAVAIL SONT RECEMMENT DEVENUES UNE RESSOURCE DE CALCUL CONSIDERABLE. STIMULES PAR UN NOUVEAU CONTEXTE BUDGETAIRE, DES PROJETS DE RECHERCHE SE SONT PROPOSES D'EXPLOITER CETTE RESSOURCE AU TRAVERS DE PROGRAMMES PARALLELES. PLUS PARTICULIEREMENT, DES LOGICIELS PERMETTANT DE GROUPER UN ENSEMBLE DE STATIONS DE TRAVAIL EN UNE MACHINE PARALLELE ONT ETE DEVELOPPES. CES SOLUTIONS SONT CONCEPTUELLEMENT ATTIRANTES, CEPENDANT, ELLES SOUFFRENT D'UNE MISE EN UVRE COMPLEXE ET DE FAIBLES PERFORMANCES. L'APPARITION DE LIENS EN FIBRE OPTIQUE A HAUT DEBIT (1 GBIT/S) PERMET UNE APPROCHE NOUVELLE D'UN TEL SYSTEME. DANS CETTE THESE, NOUS PROPOSONS UNE CONFIGURATION DENOMMEE WARPMEMORY OU LES STATIONS SONT RELIEES A UN DISPOSITIF MATERIEL EXTERNE. CE DISPOSITIF FONCTIONNE COMME UN SERVEUR MEMOIRE PARTAGEE : LA COHERENCE DES DONNEES EST ENTIEREMENT ASSUREE PAR LE MATERIEL ET LES ECHANGES SONT TRES RAPIDES. PAR CONSEQUENT, UN ENSEMBLE DE STATIONS DE TRAVAIL PEUT ETRE TRANSFORME EN UN MULTIPROCESSEUR DISTRIBUE, TRES SIMILAIRE AUX MACHINES MULTIPROCESSEURS BASEES SUR UN BUS. EN OUTRE, LA COMPATIBILITE AVEC LE MATERIEL ET LOGICIEL EXISTANT RESTE PRESERVEE AVEC WARPMEMORY. NOUS EXPOSONS EGALEMENT L'INTEGRATION D'UN RESEAU PUBLIC A HAUT DEBIT (ATM) DANS CETTE ARCHITECTURE. PARALLELEMENT, DES OUTILS DE SIMULATION DE SYSTEMES MULTIPROCESSEURS ONT ETE DEVELOPPES. ILS PERMETTENT L'EXECUTION D'UNE APPLICATION PARALLELE SUR UNE STATION MONOPROCESSEUR, TOUT EN EVALUANT LES PERFORMANCES DU SYSTEME MULTIPROCESSEUR A L'ETUDE. NOTRE SIMULATEUR EST BASE SUR UNE APPROCHE NOVATRICE, A SAVOIR L'EMPLOI DE MACHINES A ETAT DANS LA SIMULATION DES ACCES A LA MEMOIRE. CECI PERMET DE REALISER UN SIMULATEUR PARTICULIEREMENT EFFICACE ET SIMPLE. NOUS AVONS UTILISE LE SIMULATEUR POUR UNE EVALUATION DES PERFORMANCES DE WARPMEMORY, ET MIS EN EVIDENCE L'IMPACT DE DIFFERENTS PARAMETRES, TELS QUE LE DEBIT DES LIENS OPTIQUES ET LE NOMBRE DE STATIONS CONNECTEES.

Download or read book Conception d un syst me d exploitation supportant nativement les architectures multiprocesseurs h t rog nes m moire partag e written by Alexandre Bécoulet and published by . This book was released on 2010 with total page 125 pages. Available in PDF, EPUB and Kindle. Book excerpt: Cette thèse présente le système d'exploitation MutekH, capable de s'exécuter nativement sur une plateforme matérielle multiprocesseur, où les processeurs peuvent être de complexité différente et disposer de spécificités ou de jeux d'instructions différents. Les travaux présentés ici s'insèrent dans un contexte où les systèmes multi-core et les processeurs spécialisés permettent tous deux de réduire la consommation énergétique et d'optimiser les performances dans les systèmes embarqués et dans les systèmes sur puce. Les autres solutions logicielles existantes permettant l'exécution d'applications sur des plateformes multiprocesseurs hétérogènes ne permettent pas, à ce jour, la communication par mémoire partagée, telle qu'on l'envisage habituellement pour les systèmes multiprocesseurs homogènes. Cette solution est la seule qui permet la réutilisation du code source d'applications parallèles existantes pour leur exécution directe par des processeurs différents. La solution proposée est mise en oeuvre en deux phases: grâce au développement d'un noyau dont l'abstraction rend transparente l'hétérogénéité des processeurs, puis à la réalisation d'un outil spécifique d'édition des liens, capable d'harmoniser le code et les données des fichiers exécutables chargés en mémoire partagée. Les résultats obtenus montrent que MutekH permet l'exécution d'applications préexistantes utilisant des services standards, tels que les Threads POSIX, sur des plateformes multiprocesseurs hétérogènes sans dégradation des performances par rapport aux autres systèmes d'exploitation opérant sur des plateformes multiprocesseurs classiques.