Download or read book Etude de la fiabilit des technologies CMOS avanc es depuis la cr ation des d fauts jusqu la d gradation des transistors written by Yoann Mamy Randriamihaja and published by . This book was released on 2012 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits.

Download or read book Etude de la fiabilit des technologies CMOS avanc es written by Chittoor Ranganathan Parthasarathy and published by . This book was released on 2006 with total page 254 pages. Available in PDF, EPUB and Kindle. Book excerpt: Dans ce travail, nous examinons les aspects de la dégradation des dispositifs MOSFETs dus aux porteurs chauds du canal(CHC) et aux instabilités à haute température sous polarisation négative (NBTI), du point de vue de la caractérisation et de la modélisation, dans l'objectif de développer des solutions largement utilisables pour simuler ces conditions de dégradation dans les circuits analogiques et numériques. De telles solutions représentent un besoin pressant dans le contexte de la miniaturisation extrême des dispositifs CMOS et devant la complexité croissante des produits utilisant ces dispositifs, nécessitant l'évaluation de leur fiabilité lors des étapes de conception des circuits. Ce travail s'adresse aux technologies CMOS actuelles des nœuds 65nm et 90nm présentant des transistors NMOS et PMOS avec des épaisseurs d'oxyde de grille de 1.3nm à 6.5nm. Nous avons proposé une méthodologie robuste pour extraire la dégradation des paramètres des transistors soumis à la dégradation NBTI et caractérisée par une nouvelle technique à la volée dite "On-The-Fly"(OTF), avec laquelle les mesures sont effectuées sans interrompre le stress. Nous avons étudié le phénomène de guérison partielle de la dégradation ou "recovery", qui est une des caractéristiques clés du NBTI comme au cours de certaines conditions de dégradations CHC. Nous avons proposé une nouvelle méthode de caractérisation de la dégradation en combinant des trains de polarisations de stress ou patterns" avec la technique OTF. Nous avons soumis les dispositifs à de multiples combinaisons de polarisations NBTI, NBTI et CHC, CHC et nous avons utilisé cette technique sur les transistors PMOS et NMOS à canal court et canal long. Cette méthode permet l'observation et la modélisation des caractéristiques de la dégradation NBTI et CHC dans une perspective unifiée qui éclaire la compréhension des mécanismes de dégradation dans les dispositifs impliquant le recovery. Nous avons proposé un modèle complet pour la dégradation NBTI. Ce modèle inclut précisément la dégradation NBTI et les dynamiques du recovery aussi bien que les différents constituants des composantes de la dégradation. L'effet de la commutation des signaux caractérisés par la fréquence, le rapport cyclique en phase NBTI et l'amplitude du signal ont été analysés et inclus dans le modèle. Le modèle est complété en formulant les paramètres en modèle SPICE (BSIM4) nécessaires à la représentation des dispositifs dégradés par le NBTI. La caractérisation et la modélisation de la dégradation CHC suivent le modèle standard des électrons chanceux ou Lucky-Electron Model où l'évaluation de la dégradation est associée au courant substrat. Nous proposons une amélioration de ce modèle en courant substrat pour pouvoir ajuster les résultats sur un grand intervalle en Vds et Vgs, pour différentes familles de dispositifs NMOS. Nous avons également incorporé à la modélisation et à la simulation des dégradations anormales observées sous dégradation CHC dans des familles de dispositifs à oxyde de grille épais. Nous décrivons le développement d'une méthodologie de simulation, mettant en lumière ses différents aspects fondamentaux. Nous incorporons dans les modèles du simulateur les différents modes de dégradation décrits ci-dessus et montrons les bons accords entre les simulations et les mesures sur silicium. Par la suite, nous étendons l'analyse aux circuits digitaux et analogiques. De nombreuses classes de circuits de plus en plus complexes ont été analysées de l'inverseur à la PLL et au convertisseur ADC, utilisant les modèles et la méthodologie de simulation développée. Cette méthodologie tout au long de ce travail forme la première pierre pour traiter les phénomènes de dégradation dans les dispositifs des générations technologiques actuelles, autant que les bases nécessaires à l'évaluation de la fiabilité des circuits en fonctionnement réel qui sont soumis à l interaction entre les diverses polarisations de stress.

Download or read book Reliability Wearout Mechanisms in Advanced CMOS Technologies written by Alvin W. Strong and published by John Wiley & Sons. This book was released on 2009-10-13 with total page 642 pages. Available in PDF, EPUB and Kindle. Book excerpt: This invaluable resource tells the complete story of failure mechanisms—from basic concepts to the tools necessary to conduct reliability tests and analyze the results. Both a text and a reference work for this important area of semiconductor technology, it assumes no reliability education or experience. It also offers the first reference book with all relevant physics, equations, and step-by-step procedures for CMOS technology reliability in one place. Practical appendices provide basic experimental procedures that include experiment design, performing stressing in the laboratory, data analysis, reliability projections, and interpreting projections.

Download or read book Etude de la d gradation par porteurs chauds des technologies CMOS avanc es en fonctionnement statique et dynamique written by Chloé Guérin and published by . This book was released on 2008 with total page 230 pages. Available in PDF, EPUB and Kindle. Book excerpt: La miniaturisation des dernières technologies s'est effectuée à tension d'alimentation quasi constante. Cela se traduit par une augmentation du champ latéral du transistor MOSFET. Un risque important réapparaît en terme de fiabilité : la dégradation par porteurs chauds (HC). Pour garantir le meilleur compromis entre fiabilité et performance, il est important de comprendre toutes les causes physiques de la dégradation par porteurs chauds. Grâce à une étude menée pour des conditions de polarisation et de température variées, sur différentes épaisseurs d'oxyde et longueurs de canal, nous avons mis en place un formalisme physique s'appuyant à la fois sur l'énergie et le nombre de porteurs. Cette double dépendance se traduit par une compétition entre trois modes de dégradations, dominant chacun à leur tour en fonction de la gamme d'énergie des porteurs. A forte énergie, la dégradation s'explique par l'interaction d'un seul porteur avec une liaison Si-H (mode 1). Mais quand l'énergie des porteurs diminue, leur nombre est prépondérant tout d'abord pour l'interaction entre porteurs EES (mode 2) et surtout à très basse énergie, où nous avons montré que la dégradation peut être importante à cause d'interactions multiples entre les "porteurs froids" du canal et les liaisons d'interface (mode 3). On parle alors d'excitation multivibrationnelle des liaisons. Ce nouveau modèle assure une meilleure extrapolation de la durée de vie dans les conditions nominales. Appliqué à la dégradation sous signaux digitaux, il permet une estimation rigoureuse du rapport entre les dégradations en courant alternatif et continu (AC-DC) ainsi que l'élaboration de nouvelles consignes concernant les effets de fréquence, de charge et de temps de montée des signaux. Enfin, intégré au simulateur de Design-in Reliability, il autorise une simulation précise de la dégradation par porteurs chauds de blocs de circuits.

Download or read book Etude des m canismes de d gradation des transistors MOS haute tension des technologies CMOS et BiCMOS avanc es written by Damien Lachenal and published by . This book was released on 2007 with total page 215 pages. Available in PDF, EPUB and Kindle. Book excerpt: L'intégration de transistors haute tension sur une base CMOS afin de créer des systèmes sur puce plus complets implique une augmentation des problèmes de fiabilité dont l'origine provient des forts champs électriques utilisés vis-à-vis de l'épaisseur d'oxyde de grille déposée. Ce manuscrit de thèse évalue la fiabilité du transistor NLDMOS en technologie SOI pour différentes conditions de stress (Ibmax, Vgmax, ON, OFF à fort Vds). Selon le type de stress appliqué, la localisation des états d'interfaces est différente. Les différentes cinétiques de dégradation du courant linéaire ont été modélisées grâce à l'enrichissement du modèle R-D ainsi que par la mise en place d'une nouvelle méthode permettant d'extraire rapidement avec plus de précision les durées de vie et tensions maximums applicables sur le drain. Finalement, l'évaluation de la fiabilité d'un circuit analogique basée sur le vieillissement du NLDMOS a été réalisée à partir des modèles semi-empiriques proposés.

Download or read book Circuits d di s l tude des m canismes de vieillissement dans les technologies CMOS avanc es written by Marine Saliva and published by . This book was released on 2015 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: Dans la chaine de développement des circuits, une attention particulière doit être portée sur le comportement en fiabilité des dispositifs MOS comme briques de base des circuits avancés CMOS lors du développement d'une technologie. Au niveau du dispositif, les comportements des différents mécanismes de dégradation sont caractérisés. A l'opposé dans le prototype final, le produit est caractérisé dans des conditions accélérées de vieillissement, mais seuls des paramètres macroscopiques peuvent être extraits. Un des objectifs de cette thèse a été de faire le lien entre le comportement en fiabilité d'un circuit ou système et ses briques élémentaires. Le second point important a consisté à développer des solutions de tests dites 'intelligentes' afin d'améliorer la testabilité et le gain de place des structures, pour mettre en évidence le suivi du vieillissement des circuits et la compensation des dégradations. Une autre famille de solutions a consisté à reproduire directement dans la structure l'excitation ou la configuration réelle vue par les dispositifs ou circuits élémentaires lors de leur vie d'utilisation (lab in situ).

Download or read book Caract risation et mod lisation de la fiabilit des transistors et circuits millim triques con us en technologies BiCMOS et CMOS written by Salim Ighilahriz and published by . This book was released on 2014 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: De nos jours, l'industrie de la microélectronique développe des nouvelles technologies qui permettent l'obtention d'applications du quotidien alliant rapidité, basse consommation et hautes performances. Pour cela, le transistor, composant actif élémentaire et indispensable de l'électronique, voit ses dimensions miniaturisées à un rythme effréné suivant la loi de Moore de 1965. Cette réduction de dimensions permet l'implémentation de plusieurs milliards de transistors sur des surfaces de quelques millimètres carrés augmentant ainsi la densité d'intégration. Ceci conduit à une production à des coûts de fabrication constants et offre des possibilités d'achats de produits performants à un grand nombre de consommateurs. Le MOSFET (Metal Oxide Semiconductor Field Effect Transistor), transistor à effet de champ, aussi appelé MOS, représente le transistor le plus utilisé dans les différents circuits issus des industries de la microélectronique. Ce transistor possède des longueurs électriques de 14 nm pour les technologies industrialisables les plus avancées et permet une densité intégration maximale spécialement pour les circuits numériques tels que les microprocesseurs. Le transistor bipolaire, dédié aux applications analogiques, fut inventé avant le transistor MOS. Cependant, son développement correspond à des noeuds technologiques de génération inférieure par rapport à celle des transistors MOS. En effet, les dimensions caractéristiques des noeuds technologiques les plus avancés pour les technologies BiCMOS sont de 55 nm. Ce type de transistor permet la mise en oeuvre de circuits nécessitant de très hautes fréquences d'opération, principalement dans le secteur des télécommunications, tels que les radars anticollisions automobiles fonctionnant à 77 GHz. Chacun de ces types de transistors possède ses propres avantages et inconvénients. Les avantages du transistor MOS reposent principalement en deux points qui sont sa capacité d'intégration et sa faible consommation lorsqu'il est utilisé pour réaliser des circuits logiques. Sachant que ces deux types de transistors sont, de nos jours, comparables du point de vue miniaturisation, les avantages offerts par le transistor bipolaire diffèrent de ceux du transistor MOS. En effet, le transistor bipolaire supporte des niveaux de courants plus élevés que celui d'un transistor MOS ce qui lui confère une meilleure capacité d'amplification de puissance. De plus, le transistor bipolaire possède une meilleure tenue en tension et surtout possède des niveaux de bruit électronique beaucoup plus faibles que ceux des transistors MOS. Ces différences notables entre les deux types de transistors guideront le choix des concepteurs suivant les spécifications des clients. L'étude qui suit concerne la fiabilité de ces deux types de transistors ainsi que celle de circuits pour les applications radio fréquences (RF) et aux longueurs d'ondes millimétriques (mmW) pour lesquels ils sont destinés. Il existe dans la littérature de nombreuses études de la fiabilité des transistors MOS. Concernant les transistors bipolaires peu d'études ont été réalisées. De plus peu d'études ont été menées sur l'impact de la fiabilité des transistors sur les circuits. L'objectif de ce travail est d'étudier le comportement de ces deux types de transistors mais aussi de les replacer dans le contexte de l'utilisateur en étudiant la fiabilité de quelques circuits parmi les plus usités dans les domaines hyperfréquence et millimétrique. Nous avons aussi essayé de montrer qu'il était possible de faire évoluer les règles de conception actuellement utilisées par les concepteurs tout en maintenant la fiabilité attendue par les clients.

Download or read book Etude de la fiabilit porteurs chauds et des performances des technologies CMOS 0 13 m 2nm written by Thierry Di Gilio and published by . This book was released on 2006 with total page 227 pages. Available in PDF, EPUB and Kindle. Book excerpt: Ces travaux sont consacrés à l'étude de la dégradation des transistors MOSFETs de la génération 130nm-2nm, soumis aux injections de porteurs énergétiques générés par les champs électriques élevés. Les méthodes de vieillissement et de caractérisation sont adaptées pour cette technologie. Une étude comparative des mécanismes de dégradations mis en jeu est ensuite réalisée sur des technologies antérieures afin de mettre en évidence l'évolution de ces mécanismes. Ces résultats sont utilisés pour l'évaluation de la durée de vie des dispositifs dans leur fonctionnement normal. Nous adaptons ces techniques d'extrapolation aux modes de défaillances relevés

Download or read book Conception et tude de la fiabilit des amplificateurs de puissance fonctionnant aux fr quences millim triques en technologies CMOS avanc es written by Thomas Quémerais and published by . This book was released on 2010 with total page 143 pages. Available in PDF, EPUB and Kindle. Book excerpt: Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevés des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie.

Download or read book tude de la fiabilit et des m canismes de d gradation dans les composants num riques de derni re g n ration written by Julien Coutet and published by . This book was released on 2020 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: La réduction des tailles aux niveaux transistors des composants électroniques commerciaux est rendue possible par l'utilisation de nouveaux matériaux au niveau de l'oxyde de grille notamment pour les DSM. Afin de pouvoir utiliser en toute confiance ces composants pour des applications en environnements sévères il est nécessaire d'en évaluer la fiabilité. Les deux catégories de composants choisies pour représenter les technologies DSM sont les mémoires Flash et les FPGA. Nous avons étudié les différents mécanismes de dégradation séparément au moyen de vieillissements accélérées. Ensuite les résultats sont analysés et une démarche statistique rigoureuse a été mise en place afin d'estimer une fiabilité réaliste.Nos essais ont montré que la température de stockage ainsi que les cycles d'écriture-effacement réduisent nettement la fiabilité en rétention des mémoires Flash NAND. Une particularité de cette étude est la mise en évidence qu'un grand écart entre la température d'écriture et celle de lecture mène à une forte perte de fiabilité en rétention qui n'est pas liée à la physique du point mémoire à basse température mais à une dérive du circuit périphérique gérant l'écriture et la lecture des cellules. D'autre part, nous avons montré que le manque de fiabilité en rétention avéré avec ce type de composant est dû à l'architecture MLC et non à la finesse du nœud technologique. Les codes correcteurs d'erreurs, les mécanismes d'uniformisation d'usure ou bien le surdimensionnement permettent de rendre la fiabilité acceptable. Ils font par conséquent partie intégrante du système et sont à prendre en compte dans le calcul de la fiabilité.Pour mesurer des dérives dans circuits numériques, nous avons utilisé des oscillateurs en anneaux implantés dans des FPGA. Nous avons mesuré du BTI et du HCI mais nous n'avons pas observé d'électromigration ou de TDDB. Ces dérives ont été modélisées pour chaque mécanisme. Une extraction des dégradations par transistor sous l'hypothèse de l'architecture issue de brevets ont permis de distinguer le NBTI du PBTI. Par ailleurs l'analyse des dérives - très faibles - à basse température nous prouve l'intervention du mécanisme HCI en mettant clairement en évidence le lien avec le nombre de commutations. Enfin, pour évaluer la fiabilité de manière rigoureuse - la somme des deux taux de défaillance HCI et BTI n'étant pas représentative de la fiabilité - une autre méthode plus réaliste reposant sur la somme des dérives allant jusqu'au critère de défaillance a été proposée dans cette étude.

Download or read book Contribution l tude exp rimentale des r sistances d acc s dans les transistors de dimensions deca nanom trique des technologies CMOS FD SOI written by Jean-Baptiste Henry and published by . This book was released on 2018 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fonctionnement de la technologie CMOS et la spécificité de son adaptation FD-SOI sont d'abord présentées. La deuxième moitié du chapitre est quant à elle consacrée à l'état de l'art de la caractérisation électrique et de leur position vis-à-vis de la résistance d'accès.Le second chapitre présente une nouvelle méthode d'extraction des composantes parasites résistives et capacitives à l'aide de transistors de longueurs proches. Les résultats obtenus sont ensuite comparés aux modèles existants. De ces derniers, un nouveau modèle plus physiquement pertinent est proposé en fin de chapitre.Le troisième chapitre expose une nouvelle méthode de caractérisation électrique basée sur la fonction Y qui permet une analyse du comportement d'un transistor sur l'ensemble de son régime de fonctionnement. Cette nouvelle méthode est ensuite combinée à celle développée dans le chapitre 2 pour assembler un protocole expérimentale permettant de corriger et d'analyser l'impact des résistances d'accès sur les courbes de courant et les paramètres électriques.Finalement, le dernier chapitre applique la méthodologie vue dans la chapitre précédent à l'étude du désappariement stochastique des transistors. Les résultats obtenus sont ensuite comparés aux méthodes en vigueur dans les domaines industriel et académique qui présentent chacune leurs avantages et leurs inconvénients. La nouvelle méthode ainsi proposée tente de garder le meilleur de chacune de ces dernières.

Download or read book Contribution to electromagnetic emission Modeling and characterization of CMOS integrated circuits written by Chen, Xi and published by . This book was released on 2000 with total page 234 pages. Available in PDF, EPUB and Kindle. Book excerpt: LA REDUCTION DE L'EMISSION PARASITE EST DEVENUE UNE CONTRAINTE MAJEURE DANS LA CONCEPTION DES CIRCUITS INTEGRES. PORTANT INITIALEMENT SUR LES EQUIPEMENTS ELECTRONIQUES, LA CONTRAINTE DE COMPATIBILITE ELECTROMAGNETIQUE S'EST REPERCUTEE SUR LE COMPOSANT LUI MEME, DU FAIT DE L'EVOLUTION TECHNOLOGIQUE ET DE L'AVENEMENT DES SYSTEMES SUR PUCE. LES CIRCUITS INTEGRES DOIVENT DE CE FAIT ETRE SELECTIONNES, AINSI QUE LEURS COMPOSANTS ENVIRONNANTS, DE MANIERE A RESPECTER LES CONTRAINTES CEM DE L'EQUIPEMENT. CEPENDANT, LE COMPORTEMENT CEM DU COMPOSANT FAIT ENCORE RAREMENT PARTIE DE LA SPECIFICATION INITIALE DE CONCEPTION. DE PLUS, NI METHODOLOGIE, NI OUTILS DE SIMULATION PERFORMANTS NE SONT DISPONIBLE. NOTRE TRAVAIL DE THESE CONSISTE, D'UNE PART, A METTRE EN UVRE DES METHODES DE MESURES FIABLES POUR CARACTERISER L'EMISSION PARASITE DU COMPOSANT. CES METHODES S'APPLIQUENT AU MODE CONDUIT ET RAYONNE, SONT REPRODUCTIVES AFIN DE PERMETTRE DE COMPARER ET EVALUER DIFFERENTS PRODUITS. D'AUTRE PART, NOTRE EFFORT A PORTE SUR LA CONSTRUCTION D'UN MODELE GENERAL DU COMPOSANT AFIN DE PREDIRE L'EMISSION PARASITE DE MANIERE SIMPLE ET PRECISE DE 1 A 1000 MHZ. CETTE APPROCHE PERMET D'ANALYSER L'IMPACT DE TECHNIQUES DE REDUCTION D'EMISSION AVANT LA FABRICATION DU COMPOSANT. NOUS AVONS DECRIT DIFFERENTES TECHNIQUES DE REDUCTION DE L'EMISSION PARASITE AU NIVEAU CIRCUIT INTEGRE ET BOITIER. LE MODELE CEM PROPOSE RESPECTE LA CONFIDENTIALITE DE LA STRUCTURE ET DE LA TECHNOLOGIE, TOUT EN ETANT COMPATIBLE AVEC LES OUTILS DE SIMULATION. LE MODELE EST GENERIQUE, PERMETTANT DE S'ADAPTER A TOUS TYPES DE COMPOSANTS, DES ASIC AUX MICROPROCESSEURS, A DES FINS DE NORMALISATION DE LA DESCRIPTION CEM DES COMPOSANTS. LE TRAVAIL A ETE CONDUIT EN COOPERATION AVEC ST MICROELECTRONICS

Download or read book Contribution to failure mechanism driven qualification of electronic power devices and design guidelines for high temperature automotive applications written by Pravin Sinha and published by . This book was released on 2009 with total page 115 pages. Available in PDF, EPUB and Kindle. Book excerpt: Aujourd'hui, environ 80% de l'innovation dans le secteur automobile est le fait de l'électronique. Les projections pour 2010 prédisent que les systèmes électroniques représenteront 40% du coût du véhicule. De plus, les conditions d'application sont de plus en plus exigeantes, le marché de l'industrie automobile cherchant des systèmes plus fiables avec une durée de vie prolongée. Les standards actuels de qualification sont entièrement basés sur une méthode de qualification comportant des tests de conformité sur des échantillons, la durée de ces tests étant prédéfinie. Une partie importante des informations demeure donc inconnue à l'issue des tests de cette méthode de qualification. Notamment, les questions suivantes demeurent: où se situe la fin de vie du produit? Quel est le mécanisme de défaillance? Les points clés de nouvellement proposé méthodologie sont d'évaluer les exigences des applications en terme charges environnementales (stress mécanique, la température) et de charges appliquées et leur impact sur l'accélération de la défaillance les transistor MOSFET. A grace de test il a été prouvé que les connexions sources (câblage filaire de sources) et les brasure sous la puce Power MOSFET sont les points faibles du système. Il a également été prouvé que, dans le cas de charges environnementales, les soudures du circuit intégré sur le substrat sont les plus faibles alors que dans le cas de charges appliquées, les connexions sources (câblage filaire de sources) sont le facteur limitant. Les données obtenues par les tests de vieillissement accéléré ont été analysées et modélises afin de comprendre la fiabilité de ces composants. Finalement, une nouvelle technologie de packaging Power MOSFET nommée LFPAK, qui utilise des clips en cuivre au lieu des connexions sources (câblage filaire de sources), a été analysée pour comprendre son comportement en haute température. Les résultant des tests de viellissement accéléré obtenus dans ce travail peuvent être utlisés pour le design d'un nouvelle génération de composant électronique hautes températures sur cartes de circuit imprimé (PCB).

Download or read book Etude de points m moires non volatiles haute densit pour les technologies CMOS avanc es 45nm et 32nm written by Élodie Ebrard and published by . This book was released on 2009 with total page 155 pages. Available in PDF, EPUB and Kindle. Book excerpt: De très nombreuses applications industrielles nécessitent de la mémoire non volatile programmable électriquement une seule fois et noneffaçable (OTP: One Time Programmable). Cette mémoire est indispensable à l'ensemble des circuits sur technologie CMOS avancée pour effectuer les opérations de réparation, d'ajustement de fonctions digitales ou analogiques, de traçabilité et de sécurité. La mémoire OTP doit être compatible avec la technologie CMOS standard pour des raisons de coût. De plus, les conditions de programmation de cette mémoire doivent répondre à des exigences de consommation et de rapidité. Le cahier des charges qui regroupe toutes ces exigences est donc contraignant et l'étude de la littérature montrera aucune solution de points mémoires n'y répond de manière satisfaisante. Le travail de cette thèse se base sur une structure composée d'un condensateur en série avec un transistor de sélection. La solution de la structure du point mémoire finalement retenue est tout d'abord comparée avec l'état de l'art et discutée. Le transistor de sélection y est ainsi notamment remplacé par un montage dit \textit{cascode}. Ce type de mémoire OTP emploie une tension de programmation élevée que les études de fiabilité fournies par la littérature ne couvrent pas. Une analyse de sensibilité de tous les paramètres du point mémoire est donc ensuite menée, afin d'aboutir à son optimisation ver un meilleur compromis densité/performances/fiabilité. Elle s'appuie sur la caractérisation de nombreuses structures de tests réalisées en technologie CMOS 45nm et 32nm et en particulier sur leur étude statistique. L'analyse de la fiabilité du point mémoire permet enfin de dégager une méthode de conception de mémoire. Ce travail de thèse permet donc l'analyse exhaustive d'une cellule mémoire adaptée aux technologies standard CMOS avancées. Il fournit un cahier de recettes vérifié expérimentalement et permettant la conception efficace de mémoires fiables

Download or read book tude et caract risation de la fiabilit de cellules m moire non volatiles pour des technologies CMOS et BICMOS avanc es written by Pascal Mora and published by . This book was released on 2007 with total page 227 pages. Available in PDF, EPUB and Kindle. Book excerpt: Aujourd'hui les solutions mémoire programmables de type Flash compatibles CMOS sont très demandées. Cependant, leur intégration dans les technologies logiques se heurte à des barrières physiques liées au caractère non volatile de la structure. En effet, certaines étapes du procédé de fabrication ne sont pas adaptées à ce type de fonctionnement et induisent des problèmes de fiabilité. La thèse s'inscrit dans ce contexte avec trois grands axes de travail qui sont l'étude des mécanismes de défaillance, l'évaluation de I'impact des procédés et de l'architecture des cellules sur la fiabilité ainsi que l'optimisation des structures de test et méthodes d'analyse. Une attention particulière est portée sur l'aspect rétention de données au travers d'une étude approfondie de la perte de charge rapide qui est un point critique de la fiabilité des mémoires embarquées. Les solutions technologiques proposées permettent de repousser les limites de l'intégration de ce type de mémoires

Download or read book Electrical characterization of fully depleted SOI devices based on C V measurements written by Blend Mohamad and published by . This book was released on 2017 with total page 0 pages. Available in PDF, EPUB and Kindle. Book excerpt: Les technologies de films minces sur isolant apparaissent comme des solutions fiables pour la nano électronique. Elles permettent de dépasser les limites des technologies sur substrat silicium massif, en autorisant de faibles tensions d'utilisation et un gain en énergie significatif. En effet, les transistors à semi-conducteurs à grille métallique (MOSFET) avec un substrat totalement déplété (FDSOI) conduisent à des courants de fuites faible et améliorent la variabilité ce qui permet de diminuer les tensions d'alimentation en particulier pour les applications SRAM. A partir du nœud 14 nm, les transistors peuvent intégrer un canal SiGe, le diélectrique high-k et la grille métallique. Tous ces nouveaux modules de procédés technologiques rendent l'analyse électrique des transistors MOS ainsi que sa corrélation avec la technologie plus compliquées. Ce travail de thèse propose plusieurs nouvelles méthodologies d'extraction automatique et statistique de paramètres pour les empilements MOS FDSOI avancées. Ces méthodologies sont toutes basées sur des mesures de capacité par rapport à la tension (C-V) rendant compte du couplage capacitif entre grille métallique, canal et substrat face arrière. Avec de telles caractéristiques C-V, des méthodologies fiables sont proposées pour l'épaisseur d'oxyde de grille équivalente (EOT), le travail effectif de la grille métallique FDSOI (WFeff), ainsi que d'autres paramètres comme les épaisseurs du canal (tch) et de l'oxyde enterré (tbox) ainsi que l'affinité électronique efficace (Xeff) du substrat face arrière qui inclut les différents effets électrostatique à l'œuvre dans l'oxyde enterré et à ses interfaces. Ces différentes méthodologies ont été validées par des simulations quantiques. La force de l'analyse expérimentale a été de contrôler la cohérence des extractions obtenues sur tout un ensemble de transistors MOS obtenus à partir de variation sur les différentes briques de base et de contrôler la cohérence des paramètres extraits.

Download or read book AGARD Conference Proceedings written by North Atlantic Treaty Organization. Advisory Group for Aerospace Research and Development and published by . This book was released on 1994 with total page pages. Available in PDF, EPUB and Kindle. Book excerpt: